Проектирование универсальной микро-ЭВМ

Вся функциональная схема  блока ЦП показана на рисунке 2.2.

Рисунок 2.2 – Функциональная схема блока ЦП

2.2 Разработка структуры блока памяти

Согласно заданию память разрабатываемой микроЭВМ будет состоять из двух частей: ОЗУ ёмкостью 8 Кбайт и ПЗУ – 16 Кбайт. В пункте 1.2 были выбраны соответствующие микросхемы для организации памяти.

Вначале составим карту распределения  адресного пространства. ОЗУ будет  располагаться с нулевого адреса. Ввиду того, что ячейки памяти ОЗУ  следуют непрерывно друг за другом, последний адрес ОЗУ будет  1FFFh. Так как после старта (или сброса) МП переходит к выполнению программы с адреса FFF0h, то ПЗУ следует располагать так, чтобы был перекрыт этот адрес. Обычно по этому адресу стоит переход на программу, тестирующую оборудование. Поэтому ПЗУ расположим в самых верхних адресах. Это будет блок с адресами С000h-FFFFh.

Исходя из сказанного выше, карта распределения адресного  пространства памяти показана, на рисунке 2.3

 

Рисунок 2.3 – Карта распределения  адресного пространства памяти

Для распределения адресного  пространства памяти по рисунку 2.3 спроектируем полный адресный дешифратор. Он будет представлять собой логическое устройство, на входы которого подаются 6 старших адресов с A14 по A19, адресный бит A0 и сигнал обращения к памяти , а на выходе будут формироваться соответствующие сигналы выборки ОЗУ и ПЗУ (CSram, CSrom). Причём необходимо сформировать логику выборки младших байтов в соответствующем устройстве памяти. Заметим, что схема ПЗУ имеет только один вход управления, а ОЗУ – несколько. Это также необходимо будет учесть при построении адресного дешифратора.

Спроектированный адресный дешифратор памяти показан на рисунке 2.4. Согласно данному рисунку центральным  звеном адресного дешифратора памяти является ПЗУ с организацией 64 2 бита. Она, в зависимости от адресных входов, должна формировать сигналы на своих выходах данных косвенной выборки ПЗУ или ОЗУ (CSrom и CSram), согласно таблице 2.1. Эта таблица будет формироваться при программировании ПЗУ.

Так как выбранная микросхема ПЗУ КР556РТ16 (см. рисунок 1.2.6) имеет только один управляющий вход, то логика формирования выбора её младших байтов по данному адресу организуется в дешифраторе с помощью элементов DD14, DD15 и DD16 согласно таблице истинности 2.2. На этих же элементах организована логика обработки сигналов и от МП для ПЗУ.

Рисунок 2.4 – Функциональная схема полного адресного дешифратора  памяти

 

Таблица 2.1 – Таблица истинности для ПЗУ дешифратора памяти

A14	A15	A16	A17	A18	A19	CSrom	CSram
0	0	0	0	0	0	1	0
1	0	0	0	0	0	0	0
0	1	0	0	0	0	0	0
…	…	…	…	…	…	…	…
1	0	1	1	1	1	0	0
0	1	1	1	1	1	0	0
1	1	1	1	1	1	0	1

Таблица 2.2 – Таблица истинности для дешифратора памяти ПЗУ

0	X	X	X	X	1
1	0	X	X	X	1
1	1	1	X	X	1
1	1	0	0	0	0
1	1	0	0	1	1
1	1	0	1	0	0
1	1	0	1	1	1

На элементе DD20 собрана схема выборки микросхем ОЗУ в зависимости от сигналов и CSram. Эта схема формирует сигнал  
. Так как микросхема статического ОЗУ TC5588P имеет множество встроенных входов управления, поэтому часть адресного дешифратора для неё получилась минимальной. Выборка младшей части ОЗУ аналогична выборке для ПЗУ, но с учётом того, что в ОЗУ можно информацию ещё и записывать, в отличие от ПЗУ. Полная функциональная схема блока памяти микроЭВМ представлена на рисунке 2.5.

Рисунок 2.5 – Функциональная схема блока памяти разрабатываемой  микроЭВМ

2.3 Разработка структур интерфейсных устройств

В нашей микроЭВМ необходимо будет адресовать 3 устройства: БИС параллельного интерфейса КР580ВВ55А для организации двух 8-разрядных портов вывода с аппаратным квитированием, СБИС последовательного интерфейса КР580ВВ51А для организации последовательный порта вывода и контроллер клавиатуры/индикации КР580ВВ79. Каждая из таких микросхем требует от 2 до 4 адресов в адресном пространстве ввода/вывода. Известно, что для микропроцессора Intel i8088 адресное пространство ввода/вывода простирается от 0000h до FFFFh. Поэтому распределение адресов устройств ввода/вывода для проектируемой микроЭВМ предположено в таблице 2.3. В таблице также учтено, что для адресации портов ввода/вывода данного МП нельзя использовать адресный разряд A0. В таблице цветом выделены биты, с помощью которых можно будет выбирать режим работы каждой БИС.

Таблица 2.3 – Адресация  портов ввода/вывода

Порты ввода/вывода	Адресные разряды (A##)				Адрес порта	Вид                  информации
	15…12	11…8	7…4	3…0
Параллельный порт ввод/вывода (PA)	1111	1111	1111	1110	FFFEh	Данные
Параллельный порт ввод/вывода (PB)	1111	1111	1111	1100	FFFCh	Данные
Порт управления КР580ВВ55А	1111	1111	1111	1000	FFF8h	Управление/состояние
Контроллер последовательного интерфейса КР580ВВ51А	1111	1111	1111	0110	FFF6h	Управление/состояние
	1111	1111	1111	0100	FFF4h	Данные
Контроллер клавиатуры/индикации КР580ВВ79	1111	1111	1111	0010	FFF2h	Управление/состояние
	1111	1111	1111	0000	FFF0h	Данные

Для организации такого распределения  адресного пространства необходимо создать адресный дешифратор портов ввода/вывода. Если строить полный адресный дешифратор, то будут чётко зафиксированы представленные адреса портов, без возможности использовать другие адреса для их определения, но будут излишки в использовании аппаратурных средств организации такого дешифратора. Поэтому построим неполный адресный дешифратор, который всё пространство портов ввода/вывода поделит так, как показано на рисунке 2.6. Для адресации устройств будем использовать адресные линии A1, А2.

Функциональная схема  неполного адресного дешифратора  устройств ввода/вывода показана на рисунке 2.7.

Рисунок 2.6 – Адресное пространство ввода/вывода разрабатываемой микроЭВМ

Рисунок 2.7 – Функциональная схема неполного адресного дешифратора 
портов ввода/вывода разрабатываемой микроЭВМ

Ключевым элементом дешифратора  является ПЗУ с организацией 256 3 бита. Она, в зависимости от адресных входов, должна будет формировать сигналы на своих выходах данных выборки соответствующих устройств, согласно таблице 2.3: – БИС параллельного интерфейса, – БИС последовательного интерфейса и – БИС индикации и клавиатуры. Эта таблица будет формироваться при программировании ПЗУ. Резисторы R3, R4, R5 являются подтягивающими и обеспечивают выключение устройств ввода/вывода при нахождении ПЗУ в состоянии Zoff. Отключение, включение ПЗУ обеспечивается сигналом . Элементы DD4, DD5 предназначены для формирования сигналов чтения и записи периферийных устройств (, ).

Разработка параллельного интерфейса.

Для организации двух параллельных 8-разрядных портов ввода/вывода используем БИС параллельного интерфейса КР580ВВ55А согласно рисунку 2.8. БИС содержит 3 параллельных двунаправленных порта ввода/вывода (из которых используются только 2, а один на цепи квитирования).

Рисунок 2.8 – Функциональная схема параллельного интерфейса

Третий параллельный порт в первой СБИС будет использоваться для цепей квитирования и поэтому не включён в общее адресное пространство портов ввода/вывода разрабатываемой микроЭВМ.

Микросхема КР580ВВ55А может  функционировать в трёх основных режимах: в режиме 0, в режиме 1 и режиме 2.

В режиме 0 обеспечивается возможность  синхронной программно управляемой  передачи данных через два независимых 8 разрядных канала PA и PB и два 4 разрядных  канала ВС.

В режиме 1 обеспечивается возможность  ввода/вывода информации в или из периферийного устройства через  два независимых 8 разрядных канала PA и PB по сигналам квитирования. При  этом линии канала PC используются для  приёма и выдачи сигналов управления обменом.

В режиме 2 обеспечивается возможность  обмена информацией с периферийными устройствами через двунаправленный 8 разрядный канал PA по сигналам квитирования. Для передачи и приёма сигналов управления обменом используются пять линий канала PC. Выбор соответствующего канала и направление передачи информации через канал определяются сигналами A1, A0 (будут соединяться с младшими разрядами канала адреса разрабатываемой микроЭВМ) и сигналами , , в соответствии с таблицей 2.4.

Таблица 2.4 – Управление портами БИС КР580ВВ55А

Сигналы на входах					Направление передачи информации
	A1	A0
0	0	0	0	1	PA à канал данных
0	0	1	0	1	PB à канал данных
0	1	0	0	1	PC à канал данных
0	1	1	0	1	Запрещённая комбинация
0	0	0	1	0	Канал данных à PA
0	0	1	1	0	Канал данных à PB
0	1	0	1	0	Канал данных à PC
0	1	1	1	0	Канал данных à PУС
1	X	X	X	X	Канал данных à третье состояние

Режим работы каждого из каналов PA, PB, PC определяется содержимым регистра управляющего слова (РУС) Произведя запись управляющего слова в РУС, можно перевести микросхему в один из трёх режимов, описанных ранее. При подаче сигнала SR РУС устанавливается в состояние, при котором все каналы настраиваются на работу в режиме 0 для ввода информации Режим работы каналов можно изменять как в начале, так и в процессе выполнения программы, что позволяет обслуживать различные периферийные устройства в определённом порядке одной микросхемой. При изменении режима работы любого канала все входные и выходные регистры каналов и триггеры состояния сбрасываются. В таблице 2.5 представлен формат управляющего слова, определяющего режимы работы каналов.