Автор работы: Пользователь скрыл имя, 08 Июня 2014 в 17:26, курсовая работа
Циклические коды являются подклассом в классе линейных блоковых кодов, удовлетворяющих определенным требованиям. Свое название данные коды получили по причине того, что основной операцией построения кодовых последовательностей (Fi(x)) является цикл, а точнее циклическая перестановка двоичных символов разрешенных кодовых последовательностей. Циклическим кодом называется линейный блоковый код, который представляет собой конечное множество, замкнутое относительно операции циклического сдвига кодовых последовательностей, образующих данный код. С математической точки зрения ЦК является идеалом в линейной коммутативной алгебре многочлена (полинома) n-го порядка по модулю двучлена xn-1 над полем коэффициентов.
ВВЕДЕНИЕ
4
1 Основные сведения о циклических кодах
5
2 Расчет параметров циклического кода
17
3 Разработка структурной схемы канального кодека циклического кода
19
3.1 Разработка структурной схемы кодера циклического кода
19
3.2 Разработка структурной схемы декодера циклического кода
20
4 Разработка функциональной схемы кодека циклического кода
23
4.1 Разработка функциональной схемы кодера
23
4.2 Разработка функциональной схемы декодера
24
5 Разработка принципиальной схемы кодека
26
5.1 Выбор и обоснование элементной базы проектируемого кодека
26
5.2 Разработка принципиальной схемы кодера
27
5.3 Разработка принципиальной схемы декодера
33
Заключение
38
Литература
.
Рисунок 14 – Функциональная схема ФПСк
Коммутатор КОИ-1/14 может быть выполнен в виде двухвходовой схемы ИЛИ (см. рисунок 15).
. Рисунок 15 – Функциональная схема КОИ-1/14
Ключи управления выполняются в виде двухвходовой схемы И.
Формирователь сигналов управления кодера ФСУк выполняется в виде двоичного счетчика и дешифратора.
Обобщенная функциональна схема кодера приведена на рисунке 16.
Рисунок 16 –Обобщенная функциональная схема кодера
В декодере, в соответствии с обобщенной схемой основными функциональными блоками являются: последовательный регистр сдвига (RG), ФСРПУ, коммутатор (К), ФСУ, ключи управления (Кл.1 и Кл.2) и мажоритарный элемент (МЭ).
Обобщенная функциональная схема декодера приведена на рисунке 17
Ключи управления и коммутатор выполняются чаще всего, в виде соответственно: двухвходовых схем «И» и двухвходовых схем «ИЛИ».
Последовательный регистр сдвига выполняется в виде n(n=14) ячеек памяти (D-триггеров). ФСРПУ выполняется в виде совокупности сумматоров по модулю два, которые могут быть реализованы на основе двухвходовых схем «Исключающее ИЛИ». Мажоритарный элемент может быть выполнен различными способами. Критерием выбора способа построения МЭ являются обеспечение высокого быстродействия и минимального объема оборудования. Т.к. в нашем случае количество проверочных уравнений менее 10 ( ) МЭ целесообразно выполнять в виде комбинационного автомата (КА).
.
Рисунок 17 – Обобщенная функциональная схема декодера
5. РАЗРАБОТКА ПРИНЦИПИАЛЬНОЙ СХЕМЫ КОДЕКА
5. 1. Выбор и обоснование элементной базы проектируемого кодека
Выбор элементной базы производится по следующим правилам [1]:
верхняя граничная частота интегральной микросхемы (ИМС) должна быть в 2 – 3 раза больше максимальной тактовой частоты проектируемого кодека;
минимальное потребление электроэнергии;
большой набор функциональных элементов в выбираемой серии ИМС;
большая степень интеграции.
Для выбора конкретной серии микросхем необходимо установить какие микросхемы обеспечивают минимальное потребление энергии. Для этого необходимо выбрать базовые элементы проектируемого устройства. Базовым элементом считается такой элемент, который применяется наибольшее число раз. В нашем случае базовым элементом является D-триггер, т.к. на основе данного элемента реализуются все регистры сдвига.
Из ИМС, имеющихся в свободной продаже минимальное потребление электроэнергии обеспечивают серии К561, К1533.
При проектировании принципиальной электрической схемы устройства будем использовать микросхемы серии К1533 как базовый элемент. ИМС данной серии имеет широкий набор функциональных элементов, высокую и среднюю степень интеграции. Серия К1533 – результат дальнейшего развития серии ТТЛ.
Основное эксплуатационное отличие их от предшевствующих схем серии К555 - в 1.5...2 раза меньше потребляемая мощность при сохранении и повышении быстродействия.
Маломощные быстродействующие цифровые ИМС серии К1533 предназначены для организации высокоскоростного обмена и обработки цифровой информации, временного и электрического согласования сигналов в вычислительных системах. Микросхемы по сравнению с известными сериями логических ТТЛ микросхем обладают минимальным значением произведения быстродействия на рассеиваемую мощность. Аналог- серия SN74ALS фирмы Texas Instruments.
Микросхемы изготавливаются по усовершенствованной эпитоксиально – планарной технологии с диодами Шоттки и окисной изоляцией, одно- и двухуровневой металлизированной разводкой на основе PtSi-TiW0AlSi.
Технические характеристики серии К1533:
Стандартные ТТЛ входные и выходные уровни сигналов.
Напряжение питания 5,0 В ±10%.
Задержка на вентиль 4 нс.
Мощность потребления на вентиль 1мВт.
Тактовая частота до 70 мГц.
Выходной ток нагрузки низкого уровня до 24 мА.
Выходной ток нагрузки высокого уровня - 15 мА.
Гарантированные статические и динамические характеристики при емкости нагрузки 50 пФ в диапазоне температур от –10о С до +70о С и напряжений питания 5 В ±10%.
Устойчивость к статическому электричеству до 200 В.
5.2. Разработка принципиальной схемы кодера
При разработке принципиальных электрических схем функциональных блоков кодера необходимо выполнение следующих требований:
ФПСк выполнен в виде схем умножения полиномов (многочленов) и реализуется на ИМС К1533ТМ2 (D-триггеры) и ИМС КР1533ЛП5 (встроенные сумматоры по модулю два).
Микросхема К1533ТМ2 содержит два независимых комбинированных D-триггера, имеющих общую цепь питания. У каждого триггера имеется один информационный вход D, вход синхронизации С и два дополнительных входа S и R независимой асинхронной установки триггера в единичное и нулевое состояния, а также комплементарные выходы Q и Q.
Условное обозначение микросхемы К1533ТМ2 приведено на рисунке 18.
Рисунок 18 – Условное обозначение и цоколевка микросхемы К1533ТМ2
В качестве сумматоров по модулю два будут использованы микросхемы К1533ЛП5, которые содержат четыре элемента «исключающее ИЛИ». Выходной сигнал элемента соответствует логическому уравнению: Q=A B= . Условное обозначение микросхемы К1533ЛП5 приведено на рисунке 19.
Рисунок 19 – Условное обозначение и цоколевка микросхемы К1533ЛП5
Коммутатор КОИ-1/14 реализуется на ИМС К1533ЛЛ2. КР1533ЛЛ2 содержит два двухвходовых элемента ИЛИ с мощным открытым коллекторным выходом. Условное обозначение микросхемы К1533ЛП5 приведено на рисунке 20.
Рисунок 20 – Условное обозначение и цоколевка микросхемы К1533ЛЛ2
ФСУ кодера состоит из счетчика, дешифратора и логической схемы.
В качестве счетчика будет использоваться микросхема KР1533ИЕ5. KР1533ИЕ5 - это четырёхразрядный асинхронный счётчик, состоящий 4-ёх JK-триггеров, образующих два независимых делителя на 2 и на 8. Счётчик имеет два входа R, объединённых по И-НЕ, для синхронного сброса (обнуления). Тактовые входы всех триггеров инверсные динамически, поэтому переключение триггеров будет происходить спадом импульса. Условное обозначение микросхемы KР1533ИЕ5 приведено на рисунке 21.
Рисунок 21 – Условное обозначение и цоколевка микросхемы К1533ИЕ5
В качестве дешифратора использована микросхема К1533ИД3. При выполнении микросхемой функции дешифрации четырехразрядного кода, задаваемого на входах D1 - D4, входы являются С1, С2 являются стробирующими и на них должно быть подано напряжение низкого уровня. Если хотя бы на одном из них установлен высокий уровень напряжения, то на всех 16 выходах устройства будет высокий уровень напряжения вне зависимости от состояния входов D1 - D4. Условное обозначение микросхемы К1533ИД3 приведено на рисунке 22.
Рисунок 22 – Условное обозначение и цоколевка микросхемы К1533ИД3
Ключи управления работой кодера будут реализованы на микросхеме К1533ЛИ1.
Микросхема К1533ЛИ1содержит четыре идентичных логических элемента 2И-НЕ. Условное обозначение микросхемы К1533ЛИ1 приведено на рис. 23.
Рисунок 23 – Условное обозначение и цоколевка микросхемы К1533ЛИ1
Логическая схема будут реализованы на микросхемах К1533ЛИ1 и К1533ЛЛ2.
Построение логической схемы определяется исходя из таблицы истинности, приведенной в таблице 1.
Таблица 1 – Таблица истинности состояний выходов счетчика кодека
№ такта |
Q3 |
Q2 |
Q1 |
Q0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
1 |
2 |
0 |
0 |
1 |
0 |
3 |
0 |
0 |
1 |
1 |
4 |
0 |
1 |
0 |
0 |
5 |
0 |
1 |
0 |
1 |
6 |
0 |
1 |
1 |
0 |
7 |
0 |
1 |
1 |
1 |
8 |
1 |
0 |
0 |
0 |
9 |
1 |
0 |
0 |
1 |
10 |
1 |
0 |
1 |
0 |
11 |
1 |
0 |
1 |
1 |
12 |
1 |
1 |
0 |
0 |
13 |
1 |
1 |
0 |
1 |
14 |
1 |
1 |
1 |
0 |
Положение ключей на обратное должно меняться по окончанию 6-го такта. По окончанию 14 такта ключи кодера возвращаются в исходное состояние. Следовательно, выходной сигнал и построение логической схемы будет соответствовать уравнению .
ФСУ кодера в будет иметь вид, приведенный на рисунке 24.
Рисунок 24 – ФСУ кодера
Временные диаграммы, поясняющие работу логической схемы, приведены на рисунке 25.
Рисунок 25 – Временные диаграммы, поясняющие работу логической схемы кодека
Принципиальная схема кодека приведена в приложении А.
5.3 Разработка принципиальной схемы декодера
Декодер состоит из следующих блоков:
Последовательный регистр сдвига DD9 построен на ИМС К1533ТМ2.
ФСРПУ выполняется на И ФСРПУ выполняется ИМС К1533ЛП5.
Коммутатор К выполнен на ИМС К1533ЛЛ2.
Коммутационный автомат выполнен на ИМС К1533ЛИ1, представляющий собой 4 элемента 2И, и ИМС КР1533ЛЛ2, представляющий собой элемент 2ИЛИ (рисунок 26).
Ключи управления работой декодера будут реализованы на микросхеме К1533ЛИ1.
ФСУ декодера состоит из счетчика, дешифратора и логических схем.
В качестве счетчика будет использоваться микросхема KР1533ИЕ19. Условное обозначение микросхемы KР1533ИЕ19 приведено на рисунке 27
Рисунок 26 – Коммутационный автомат
В качестве дешифратора использована микросхема К1533ИД3.
Логические схемы будут реализованы на микросхемах К1533ЛИ1 и К1533ЛЛ2.
Построение логической схемы определяется исходя из таблицы истинности, приведенной в таблице 2.
.
Рисунок 27 – – Условное обозначение и цоколевка микросхемы К1533ИЕ19
Таблица 2 – Таблица истинности состояний выходов счетчика декодера
№ такта |
Q4 |
Q3 |
Q2 |
Q1 |
Q0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
1 |
2 |
0 |
0 |
0 |
1 |
0 |
3 |
0 |
0 |
0 |
1 |
1 |
4 |
0 |
0 |
1 |
0 |
0 |
5 |
0 |
0 |
1 |
0 |
1 |
6 |
0 |
0 |
1 |
1 |
0 |
7 |
0 |
0 |
1 |
1 |
1 |
8 |
0 |
1 |
0 |
0 |
0 |
9 |
0 |
1 |
0 |
0 |
1 |
10 |
0 |
1 |
0 |
1 |
0 |
11 |
0 |
1 |
0 |
1 |
1 |
12 |
0 |
1 |
1 |
0 |
0 |
13 |
0 |
1 |
1 |
0 |
1 |
14 |
0 |
1 |
1 |
1 |
0 |
15 |
0 |
1 |
1 |
1 |
1 |
16 |
1 |
0 |
0 |
0 |
0 |
17 |
1 |
0 |
0 |
0 |
1 |
18 |
1 |
0 |
0 |
1 |
0 |
19 |
1 |
0 |
0 |
1 |
1 |
20 |
1 |
0 |
1 |
0 |
0 |