Разработка операционного автомата

Арифметическая  операция выполняется с помощью  двоичных сумматоров ММ54С83 и двоично-десятичных сумматоров РС74НС583. Для вычитания  второгооперанда из первого нужно  проинвертировать второй, то есть вычесть его из девяти потетрадно. Это происходит на двоичных сумматорах DDI8 - DD21 и DD26 – DD29. Затем первый операнд потетрадно складывается со вторым (второй в обратном коде) в двоично-десятичных сумматорах DD22 - DD25 и DD30 - DD33. Полученный результат записывается в буферы DD34 - DD37 и буферы с инверсными выходами DD38 - DD41. Возможны 2 ситуации.

1. Результат >= 0. В этом случае возникает перенос из самого старшего разряда на двоично-десятичных сумматорах (DD33). Этот сигнал одновременно с нажатием кнопки «=» является синхросигналом для буферов DD34 - DD37 и они пропускают сигнал на двоичные сумматоры DD42 - DD49. Сигнал с выхода переноса DD33 обеспечит сложение на DD42 - DD49 нуля с тетрадами результата. Получим ответ, который подается на схемы индикации. Конечно, в данном случае, складывать результат с нулем необязательно, но эти сумматоры необходимы в случае отрицательного результата. Данная структура обеспечивает универсальность получения результата в прямом коде (иначе пришлось бы добавить инверторы на входах DD42 - DD49 и буферы на их выходах для разрешения передачи на индикаторы).

2. Результат < 0. Это значит, что полученное число представлено обратным кодом, и для отображения числа на индикаторах его нужно инвертировать. При этом переноса из старшего разряда на DD33 не возникает, и инвертированный сигнал будет синхросигналом для буферов с инверсными выходами. Он используется и для отображения на индикаторе знака «-». Сигнал из них попадает на двоичные сумматоры DD42 — DD49, где и происходит инверсия. После чего ответ в прямом коде поступает на схему индикации.

Для отображения на индикаторах, результат (в прямом коде) поступает сначала  на дешифратор возбуждения одноразрядного семисегментного ЖКИ (4055DIE1), который и управляет семисегментным индикатором.

Например: 6-7. Инвертируем 7, получим 2. Складываем на двоично-десятичных сумматорах 6+2=8. Инвертируем 8, получим 1. Это и есть ответ.

 

Схема перевода из прямого кода в обратный и наоборот

Преобразование  прямого кода в обратный для двоично-десятичных чисел выполняется отдельно для отдельной цифры (тетрады). Это происходит путем вычитания этой цифры из девяти (на двоичном сумматоре). То есть цифра 5 в обратном коде будет выглядеть как 4 (9-5). Для этого на вход операнда А сумматора подается константа 1001, а на вход переноса - константа 1. На вход В сумматора подается поразрядно инвертированная цифра (тетрада). Например переведем цифру 3 в обратный код: 9-3=6.

3₁₀=0011₂

  1001

+1100    Инвертированная 3

=0101

      +1

=0110    С учетом переноса

 

0110₂=6₁₀

Преобразование  обратного кода в прямой выполняется  так же (путем вычитания этой цифры  из девяти).

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Расчет быстродействия

Расчет быстродействия схемы  заключается в определении задержки распространения сигнала с того момента, как нажата кнопка “Равно”, и до момента появления результата вычисления на индикаторах. Для расчёта быстродействия необходимо определить самый длинный путь прохождения сигнала в проектируемом устройстве.  В данном случае самый длинный путь при выполнении операции вычитание.

RS-триггер (561ТР2) → Буферы(1533ИР33) → Двоичный сумматор (54С83) → Двоично-десятичный сумматор (74НС583) → Буферный регистр (74НС563) → Двоичной сумматор (54С83) → Дешифратор возбуждения ЖКИ (4055DIE1)

Таб. 2. Таблица расчёта  суммарного времени задержки

Тип микросхемы	Функциональное назначение	Задержка (нс)
561ТР2	RS-триггер	60
1533ИР33	Буферы	20
54С83	Двоичный сумматор	100
74НС583	Двоично-десятичный сумматор	312
74НС563	Буферный регистр	28
54С83	Двоичный сумматор	100
4055DIE1	Дешифратор возбуждения ЖКИ»	100
	Всего:	720

 

Из приведённой выше таблицы  видно, что суммарное время задержки распространения сигнала составляет 720 нс, что не удовлетворяет заданному ограничению в 500нс.

Расчет мощности потребления

Таб. 3. Таблица расчёта суммарного потребляемой мощности

Микросхема	Наименование	Количество	Мощность	Всего
54НС147	Шифратор 10-4	1	0,4	0,4
1554ИР23	8-разрядный регистр	8	4,4	35,2
1533ИР33	8-разрядный буферный регистр	16	13,2	211,2
74НС563	8-разрядный буферный регистр  с инверсными выходами	4	0,4	1,6
54С83	Двоичный сумматор	16	0,0025	0,04
74НС583	Двоично-десятичный сумматор	8	0,4	3,2
4055DIE1	Дешифратор возбуждения ЖКИ	8	0,002	0,016
561ТР2	4 RS триггера	2	1	2
561ЛП5	4 элемента «Исключающее ИЛИ»	8	0,04	0,32
1554ЛЛ1	Логический элемент «ИЛИ»	5	0,022	0,11
1554ЛН1	Логический элемент «НЕ»	72	0,022	1,584
1554ЛИ1	Логический элемент «И»	5	0,022	0,11
1554ЛА1	Четыре логических элемента «2И-НЕ»	1	0,022	0,022
		ИТОГО	255,802

 

Из приведённой выше таблицы  видно, что суммарная мощность потребления  всех микросхем вычислительного  устройства равна 255,802 мВт, что удовлетворяет заданному ограничению в 500мВт.

 

 

 

 

 

 

Заключение

В результате выполнения курсового  проекта было построено цифровое арифметико-логическое устройство, позволяющее  выполнять операции вычитания двух чисел и логическое исключающее или с инверсией. Были проведены работы по выборке подходящих микросхем, вычислению необходимых расчётов и проектированию самого устройства.

Вычислительное устройство требует 255,802 мВт мощности. Ограничение на потребляемую мощность составляет 500мВт. Значит, потребляемая мощность не превышает предельное значение, и меньше его в 1.9 раза. В спроектированном вычислительном устройстве задержка распространения сигналов равна 720 нс. Ограничение на время задержки равно 500 нс. Таким образом, время задержки выше ограничения на задержку распространения сигнала на 220 нс., т.е. спроектированное устройство не удовлетворяет всем заданным ограничениям.  Это связано с тем, что при выполнении вычитания необходимо 2 раза преобразовывать код операнда Y, то есть 2 раза выполнять сложение на двоичных сумматорах. Этого можно было бы избежать, если бы операция выполнялась на двоично-десятичных АЛУ, в которых оптимизирована внутренняя структура, что обеспечивает снижение общего времени распространения сигнала.

 

Список использованной литературы:

1. И. И. Петровский, А. В. Прибыльский, А. А. Троян, В. С. Чувелев. Логические ИС КР 1533, КР 1554. Справочник. Часть 1,2. Изд. Бином – 1993 год.
2. Методические указания к выполнению КП по схемотехнике «Проектирование цифровых устройств».
3. «ЦифроваяСхемотехника», «Питер» 2004, Сп-б
4. Янсен Й. Курс цифровой электроники. В 4-х т. Пер. с голланд. - М.: Мир,1987