Жартылай өткізгішті жадтайтын құрылғылар

Энергияны сақтау режимінде жасырын регенерациялау циклын ұйымдастыру кезінде қатынас құру (жазу немесе оқу) циклының соңында  сигналы төменгі деңгейде ұсталып тұрады, ал сигналы көтеріледі, сонан соң қайтадан төмендейді, бұл микросхеманың, ішкі санауыш бойынша, регенерациялау циклын орындауына нұсқау болып есептеледі (5.17-сурет).

Жасырын регенерациялау кезінде, оқу циклынан кейін, шығыстардағы буферлер жаңа ғана оқылынған деректерді сақтайды (әдеттегі SBR-де

шығыстардағы буферлер жоғарғыкедергілі жағдайда болады).

 

 

5.17-сурет. Жасырын регенерациялау (Hidden Refresh)

 

Жасырын регенерациялау циклындағы регенерациялау шығындары практика жүзінде әдеттегі CBR-дегідей, дегенмен айту керек, оқу кезінде импульсінің белсенді бөлшегін қысқарту арқылы уақытты біршама үнемдеуге болады.

 

Динамикалық жады контроллері

 

Қазіргі заманғы компьютерлерде динамикалық жадыдағы регенерациялау процестерін жады контроллері басқарады, ол барлық модульдің микросхемаларындағы жолдарды циклдық түрде таңдайды және оларды регенерациялайды. Динамикалық жады контроллерінің сұлбасының мысалы 5.18-суретте көрсетілген. Екікоординатты ұйымдастырылуы бар жады модулінің микросхемалары сыртқы кіріс және шығыс сигналдарына қатысты параллель қосылған. Бұл микросхемалардың саны жадыда сақталатын сөздің разрядтылығына тең.

Жұмыс (жазу-оқу) режимінде жады модулінің шағынсұлбасын процессор басқарады, осы кездегі оның жұмысын қарастырайық. Жазу-оқу режимінде Тг1 және Тг2 триггерлер нөлдік күйде болады. Тг2-нің  шығысындағы төменгі деңгейлі сигнал:

– CTR екілік санауышты нөлдік күйге ауыстырады;

 

                       

 

5.18-сурет. Динамикалық жады контроллерінің сұлбасы

 

– ЖӘНЕ-НЕМЕСЕ логикалық элемент арқылы рег строб сигналының өтуіне тосқауыл қояды;

– MUX2    мултиплексорды   “0”-дік   арнаға   ауыстырып-қосады және оның шығысына, MUX1 мултиплексордан келген, жолдардың және бағандардың адрестерін береді. Бұл кезде жады модулі, және импулстерінің төмендеуімен стробталатын, жолдардың А1 және бағандардың  А2 адрестерін, сонымен қатар W/R және басқарушы сигналдарды қабылдайды,  мұндағы (Output Enable) – оқу операциясы кезінде шығыс буфердің ашылуына рұқсат беретін сигнал.

сигналының жоғарғы деңгейі кез-келген мезетте шығыс буферді жоғарғыкедергілі күйге ауыстырады. Жады модулі жазу кезінде DI кіріс деректерді қабылдайды, ал оқу кезінде DO шығыс деректерді береді. Осылай жазу-оқу режимі жүзеге асырылады.

Ақпаратты оқу кезінде, модульдің әр бір шағынсұлбасында, ЖЭ-тер матрицасының жолдарының біреуінде жолдың А1 адресіне сәйкес жоғары деңгейлі сигнал орнатылады. Ол, таңдалған жолдағы барлық ЖЭ-лер үшін кілттік транзисторды ашады. Бұл кезде, әрбір бағанмен (разрядтық шинамен) байланысқан, күшейткіш-регенератор ЖЭ-інің сәйкес Сз сыйымдылығын-дағы кернеу деңгейін 0 немесе 1 есебінде қабылдайды және оны DO шығысына береді. Баған адресі, жады модулінің әрбір микросхемасынан, бір битті ақпараттың оқылуын таңдалған жолдағы ЖЭ-тердің тек біреуінен ғана рұқсат етеді. Оқу процессі кезінде таңдалған жолдағы ЖЭ-лер (барлық микросхемалардағы) өздерінің күйлерін өзгертеді. Ақпаратты сақтау үшін, күшейткіш-регенераторлар сол жолдағы ЖЭ-терге қайта-жазуды жүргізіп, олардың бастапқы күйлерін қалпына келтіреді.

Жазу операциясы жоғарыдағыға ұқсас жүргізіледі, бірақ DI кіріс деректері тек таңдалған ЖЭ-терге жазылады, ал сол жолдағы қалған ЖЭ-тер жай ғана регенерацияланады. Синхронизациялайтын импульстер генераторы, қайталау периоды динамикалық жадыға қатынас құру (оқу) циклының ұзақтылығына тең, тізбектелген импульстерді генерациялайды Г генератор импульстерінің жиілігі, ЖБ жиілікті бөлгіштің көмегіменен, төмендейді. ЖБ-тің шығысында периоды Трег регенерациалау периодына тең импульстер қалыптасады.

ЖБ жиілікті бөлгіштің шығысындағы импульс Тг1 триггерді логикалық 1 күйге (HOLD = 1) ауыстырып-қосады және регенерация режимін қоздырады (инициирлейді). HOLD сигналының бірлік мәні жадының контроллер жағынан басқарылуына рұқсат сұрау сигналы болып есептеледі. Бұл сигнал процессордың сәйкес кірісіне беріледі. Егер процессор кейбір прграммалардың орындалуымен бос болмаса, онда оны тоқтату үшін белгілі операцияларды жасау керек.  Осыдан кейін процессор жоғары деңгейлі  HLDA сигналын тудырады. Бұл сигнал динамикалық жадының регенерациялау режиміне ауысуына рұқсат береді. Г  генератордың импульсі Тг2 триггерді бірлік күйге орнатады, осының негізінде:

– жады модулінің микросхемаларына және стробтарының берілуіне тосқауыл қойылады;

– контроллердің қалыптастырушысымен тудырылатын рег сигналының модульге берілуіне рұқсат етіледі;

– MUX2 мультиплексор 1-ші арнаға ауысып-қосылады және микросхемаларға жолдар адрестерінің процессордан емес, регенерациялау адресінің санауышы деп аталатын, СТR екілік санауыштан берілуіне рұқсат етеді.

Осымен бірге Т2 триггердің шығысындағы кернеудің жоғары деңгейі санауыштың кірісінен оны нөлдік жағдайға ауыстыратын асинхронды сигналды алып тастайды. Ары қарай регенерациялаудың әр циклінде, Г генератордың әр кезекті синхронизациялаушы импульсі келгеннен кейін, санауышта инкремент жасалынады (оның көрсеткіші бірге артып отырады), сөйтіп ол барлық жолдардың адрестерін біртіндеп ретпенен таңдайды. Мұнда жолдардың саны санауыштың модуліне сәйкес келуі керек; қарастырылған мысалда ол 64-ке тең. Санауыштың жұмыс циклі біткеннен кейін, ол аса толу импульсін тудырады, ол Тг1 триггерді логикалық  0 (HOLD = 0) күйге ауыстырады.

Процессорға жіберілетін рұқсат сұрау HOLD сигналының нөлдік мәні регенерациялау режимінің біткенін білдіреді. Бұған жауап ретінде процессор, жергілікті(локалды) шинаның контроллермен басқары-луына мүмкіндіктің берілуін растайтын, HLDA сигналын алып тастайды. Осыдан кейін генератордың кезекті импульсі Т2 триггерді нөлдік күйге ауыстырады және сөйтіп сұлбаны жұмыс режиміне қайтарады.

Соңғы уақытта КЭШ-жады және динамикалық жадының бірлескен контроллерлары жасалынған. Квазистатикалық деп аталатын, кейбір ЖҚ-ларда деректерді регенерациялау сұлбалары жады микросхемаларының корпусының ішінде жүзеге асырылған және жасаушыдан осы процесстерді ұйымдастыру үшін арнайы шара қолдануын керек етпейді

Өнімділігі жоғары динамикалық жадының типтері

 

486 және  одан үлкен процессорларда, тізбекті  орналасқан жады ұяшықтарымен, деректермен  алмасу өнімділігін арттыру үшін  алмасудың, Burst Cycle деп аталатын, пакеттік  циклы енгізілген. Әдеттегі алмасу  циклының адрестік фазасы және  деректер фазасы бар (5.15-сурет). Пакеттік  цикл бір жолдың элементтерімен (әдетте төрт көрші элементтермен) ретпенен алмасу үшін қажет. Олардың  адрестері, ағымдағы қатынас-құрудың  адресімен қатар орналасқан. Мұндай, шапшаңдатылған беттік қатынау FPM (Fast Page Mode) режимі деп аталатын, алмасу  режимінде жол адресі және  шиналық циклы типтес идентификация  сигналдары(адрестің фазасы) тек  циклдың басында ғана беріледі, яғни пакеттің бірінші тактысында. Одан кейінгі тактылардың әрқайсысында, адрестері, шинада шығарып қойылмайтын, бірақ жадыменен процессорға  белгілі ережелермен бірінші  адрестен есептелінетін деректердің  берілуі мүмкін. Сонымен, шапшаңдатылған  беттік алмасу режимінде шина  арқылы жол адресі тек бір  рет беріледі және  сигналы, барлық кейінгі қатынас құру циклдары (оқу-жазу) уақытында, төменгі деңгейде ұсталып тұрады. Бұл кезде,  строб импульсінің сүйемелдеуімен, тек бағандар адресі өзгереді. Біріншіден кейінгі циклдардан (келесі тактылардан) жол адресінің берілу фазасын алып тастау арқылы жадының өнімділігі көтеріледі.

“Бет” ұғымы шындығында жолға қатысты, ал сигналының төменгі деңгейіндегі күй “ашық бет” деп аталады.  “Стандартты” микросхемалар және DRAM модульдері жұмыс жасайтын FPM режимі үшін уақыт диаграммалары 5.19-суретте көрсетілген.

 

        

 

                       5.19-сурет. Стандартты DRAM-ның,  (FRM) шапшаңдатылған беттік      
                                            қатынау режиміндегі уақыт диаграммалары

 

5.19-суреттен  көрініп тұрғандай, стандартты динамикалық  жады микросхемаларының шығысында  деректер, импульсінің төмендеуіне қатысты, біраз кідірістен кейін пайда болады және оның төменгі деңгейі кезінде ғана сақталып тұрады. импульсінің әсері біткен кезде микросхеманың буфері жоғары кедергілі күйге ауысады. Жүелі шинаның жиілігі 66 МГц кезінде қатынау уақыты 60-70 нс-ке тең стандартты жады FRM режимінде оқудың  5 -  3 - 3 - 3 пакеттік циклын қамтамасыз ете алады. Мұндай жады үшін алмасу циклының уақыты беттің ішінде екі есеге жуық(35 нс-ке дейін) төмендеуі мүмкін. Бұл оның процессорлық шинамен 33 МГц-ке дейінгі тактілік жиілікте жұмыс жасауын қамтамасыз етеді. 

Оқудың пакеттік циклының (оқудың беттік режиміндегі) диаграммасы үшін 5 - 3 - 3 - 3 түрдегі белгілеу жадының жолындағы бірінші жады элементін оқуға қажет  циклдағы 5 тактыға және жадының үш келесі ЖЭ-нің  әрқайсысын оқуға қажет 3 тактыға сәйкес келеді. Айту керек, FPM режимін ұйымдастыру үшін ағымдағы жолға  (бетке) кезекті адрестің қатыстылығы тексерілсе  және беттік режимнің циклы орындалса жеткілікті. Қарсы жағдайда әдеттегі (толық) циклды орындау керек.

Оқу кезіндегі өнімділіктің арттырылуы динамикалық жадының жұмысын біршама конверизациялау арқылы алынуы мүмкін. Бұл үшін, EDO (Extended или Enhanced Data Out) DRAM деп аталатын, кеңейтілген деректер шығарулары бар жадының құрамына жолды сақтайтын шығыс деректердің регистр-ілмегі кіреді. Шапшаңдатылған статикалық жады боп саналатын регистр сигналының төменгі деңгейінде “ашық”, ал оның көтерілуі кезінде (соңғы фронтында), оның келесі төмендеуіне дейін, жол  (бет) шегіндегі шығыс деректердің ағымдағы мәндерін тиянақтайды. және сигналдарының бір уақытта көтерілуімен немесе W/R импульсімен ( сигналының жоғарғы деңгейінде жазуды болдыр-майтын) шығыс буферлерін жоғарыкедергілі күйге ауыстыруға болады.           

Беттік режимдегі EDO DRAM жұмысының уақыт диаграммасы     5.20-суретте келтірілген. Гипербеттік алмасу режимі деп аталатын, бұл режимде, FPM режиміне қарағанда, жады микросхемаларының  шығыстарындағы деректер стробы біткен кезде жойылмайды. Келесі импульсі төмендегенге дейін шығыс деректердің оқылуы сыртқы сұлбалармен жүзеге асырылады, бұл импульсінің ұзақтылығын қысқарту арқылы уақытты үнемдеуге болады. Беттің ішіндегі оқу циклының уақыты қатынау уақыты 60 нс жады үшін стандартты DRAM-дағы 35 нс-тен (28,5 МГц) EDO-дағы 25 нс-ке (40 МГц) дейін төмендейді, бұл беттік режимдегі өнімділікті 40 %-ке көтереді.    

  

                        

 

                               5.20-сурет.  Оқудың беттік режиміндегі EDO DRAM-ның    
                                                              уақыттық диаграммалары

 

Қатынау уақыты 60-70 нс  EDO DRAM, жүйелік шинаның жиілігі 60-70 нс болғанда, гипербеттік алмасу режимде оқудың 5 – 2 – 2 – 2 пакеттік циклын қамтамасыз етеді. EDO DRAM микросхемалары негізгі жадының SIMM-72 және DIMM-модульдерінде, сонымен қатар қазіргі замандағы графикалық адаптерлердің бейнежадыларында пайдаланылады.

EDO DRAM микросхемаларымен жинақталған  барлық модульдердің 

тепе-теңдік (паритеттік) биті жоқ және олар конструкциясы мен  шығыстарының міндеті бойынша стандарттылармен (FPM) үйлесімді.

DRAM  модульдерінің конвейерлі архитектурасының  ары қарай дамуы жадының BEDO (Burst EDO) микросхемаларының пайда болуына  әкелді. Оларда енді  импульсінің фронтымен стробталатын шығыс деректерінің регистр-ілмегінен басқа, тағы пакеттік цикл үшін қажет бағандар адресінің санауышы бар. Бұл баған адресін (әдеттегі әдіспен) пакеттік циклдың тек басында ғана шығаруға мүмкіндік береді (5.21-сурет).

 

 

       5.21-сурет. Оқудың беттік режиміндегі диаграммалар     
                                      BEDO DRAM-ның уақыт диаграммалары

 

Келесі берулер үшін адрестер санауыштың инкрементелуінің (көрсеткішінің бірге арттырылуының) көмегімен салыстырмалы түрде тез қалыптастырылады және екінші, үшінші мен төртінші берілутерде импульстер тек кезектегі деректерді сұрайды.

Конвейерді ұзартудың нәтижесінде шығыс деректері қалайда -тың бір тактысына кешігеді, бірақ оның есесіне келесі деректер процессордың күту тактыларынсыз пайда болады. Осыменен, шинаның 66 МГц-ке дейінгі жиілігінде, қатынау уақыты 60 нс BEDO DRAM үшін оқудың ең жақсы      5 – 1 – 1 – 1 циклы қамтамасыз етіледі. Пакеттік циклдағы алғашқы деректердің пайда болуы кезіндегі кідіріс келесі деректердің жоғары жиілікпенен қабылдануымен өтеледі. BEDO-жады SIMM–72 және DIMM модульдерінде пайдаланылады, бірақ ол 66 МГц-ке дейінгі жиілікте тиімді және тек біршама чипсеттерден ғана қолдау табады.

Ең келешегі зор және шапшаңдылығы жоғары  болып SDRAM (Synchronous DRAM) синхронды динамикалық жады есептеледі. Ол жүйелік шинаның жиілігінде пакеттік циклдың ішінде күту тактыларынсыз жұмыс жасайды және жүйелік шинаның 100 МГц-ке дейінгі жиілігінде 5 – 1 – 1 – 1 оқу циклын қамтамасыз етеді. Ішкі процестері тек сигналдармен инициирленетін әдеттегі (асинхронды) динамикалық жадыдан, SDRAM жады жүйелік шинаның тактілік жиілігі сигналының үздіксіз болуын қолданатындығымен ерекшеленеді. Бұл микросхемалардың ішінде, әдеттегі қатынау уақыты (50-70 нс) динамикалық жады ұяшықтары негізінде, жоғарыөнімділікті конвейерді жасауға мүмкіндік береді. Синхронды интерфейс, шапшаңдылығы сондай жады ұяшықтары бар, әдеттегі DRAM микросхемаларымен салыстырғанда өнімділігі жағынан үш есе ұтымды.