Проектирование микропроцессорной системы на основе микропроцессора I 4040

    ПЗУ – постоянные запоминающие устройства, в основу которых положены диодные матрицы. Матрицы прожигаются на заводе-изготовителе, пользователь ничего изменить не может (рисунок 3). При подаче U > U_доп диод сгорает, остается перемычка; при сгоревшем диоде U_узла = 0; при функционирующем диоде U_узла = 1

    ППЗУ  – перепрограммируемые ПЗУ РПЗУ – репрограммируемые (т.е. многократно  программируемые) ПЗУ. 

    

    Рисунок 3 – Элемент диодной матрицы. 

    По  способу стирания информации РПЗУ могут  быть: ультрафиолетовыми и электрическими.

    Оперативные запоминающие устройства ОЗУ могут  быть: динамическими (DRAM) и статическими (SRAM).

    В динамических ОЗУ, построенных на МОП-транзисторных  ячейках с 

    дополнительной  емкостью, информация после считывания пропадает, поэтому требуется ее регенерация (восстановление), а значит, такие ОЗУ при своей очевидной дешевизне имеют низкое быстродействие.

    Статические ОЗУ, построенные на триггерных ячейках, хранят информацию после считывания и регенерации не требуют, имеют  высокое быстродействие, хотя и существенно дороже динамических ОЗУ.

    Современные схемы ОЗУ сочетают в себе обе  технологии (SDRAM). 
 
 
 

    

      
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 

    5. ОЗУ. Принципы построения

    

    Рисунок 4 – Микросхема статической памяти 

    Шина  адреса (рисунок 4) подключается к микросхеме памяти по N адресным входам: A₀ – A_{N –1}.

    

    Шина  данных подключается по входам/выходам D, количество которых зависит от того, сколько матриц размещено в кристалле.

    CS – вход выборки кристалла,  управляет подключением буфера  данных к шине.

      – вход запись/чтения, определяет  подключение входного или выходного буфера данных к шине данных.

    Рассмотрим  принцип выбора ячейки памяти по адресу.

    Входы адресной шины подключаются к дешифраторам (DC) строки и столбца матрицы. Предположим, что к микросхеме подключается четыре адресных линии (А₀ – А₃), причем линии А₀, А₁ подаются на DC строки, а линии А₂, А₃ – на DC столбца. 
 

 

а)

    

    б)

Рисунок 5– Выбор ячейки по адресу: а – триггера; б – элемента матрицы 

    Предположим, что на адресных входах указан адрес 9, т.е. 1001.

    

    Таким образом, DC строки по А₀ =1, А₁ =0 установит 1 на выходе 1, а DC столбца по А₂ =0, А₃ =1 установит 1 на выходе 2.

    Во  всех узлах матрицы расположены  триггеры. Вход синхронизации триггера и его выход на общую для данной матрицы линию данных подключаются, как показано на рисунке 7, а.

    Очевидно, что функционировать будет только тот триггер, у которого на входы  элемента И от DC строки и DC столбца попадут 1.

    В нашем случае будет выбран элемент матрицы, обведенный в кружок (рисунок 5, б).

 

6.Постоянные запоминающие устройства (ПЗУ) 

ПЗУ представляет собой чисто комбинационную схему, имеющую n адресных входов и m выходов.

Рисунок 6.1-Схемное обозначение ПЗУ

ПЗУ организуются по двухъярусной структуре:

1) Всевозможные  конъюнкции с  помощью дешифратора:

2)C помощью  схем “или” собираются все  нужные конъюнкции.

6.2–  Структура ПЗУ

Работа  схемы:  если все плавкие перемычки  целы, то при выборе любого адреса на входы всех дизъюнкторов будет поступать хотя бы по одной единице, поэтому  y0 = y1=···= ym-1=1.

Для занесения  в схему какой-либо информации некоторые  перемычки пережигаются (ПЗУ с  прожиганием), тогда на некоторых  дизъюнкторах на все входы поступают  “0” и на выход подается “0”.

 

Рисунок 6.3 Схемное обозначение РПЗУ К573РФ2, К573РФ5 с ультрафиолетовым стиранием:

А - адресные входы; D – информационные выходы. Uce – вход подачи напряжения записи (в  режиме хранения на этот вход подается Ucc); Ucc – вывод для подачи напряжения питания. СЕ и ОЕ –входы управления состоянием выводов, если СЕ=ОЕ=1, входы D имеют высокоимпедансное состояние. При СЕ=ОЕ=0 вывод информации разрешен.

Микросхема  РПЗУ К573РФ2 (РФ5) имеет одиннадцатиразрядный дешифратор, выходы которого соединены  с восьмиразрядной матрицей М2. В процессе записи выходные элементы РПЗУ находятся в режиме приема информации через выводы D0 . . . D7 (на входе “ОЕ“ уровень “1”). В режиме считывания записанной информации выводы “Uce” и “Ucc” объединяются, и на них подается напряжение питания +5В.

 

7. Аналогово-цифровые преобразователи (АЦП)

 

     АЦП — функциональные модули, предназначенные для преобразования аналогового сигнала (напряжения или тока) в цифровой код. Это преобразование осуществляется за определенное конечное время. Используются различные методы АЦ-преобразования (рис. 1), отличающиеся

друг от друга: точностью, скоростью преобразования, сложностью аппаратной реализации ит.д. Схемы АЦП могут содержать или не содержать ЦАП.

   

   

   

     

   

     

   

   

   

     

Рисунок 5. Типы аналогово-цифровых преобразователей.

   

   Рисунок 6. Микросхема АЦП.

 

     Разрядность АЦП – это одна из его важнейших характеристик. Выходной n-разрядный двоичный код однозначно соответствует уровню входного напряжения. Код может принимать 2n значений, т.е. различается 2n уровней входного напряжения. Управляется работа АЦП тактовым сигналом CLK, который задает частоту преобразования, т.е. частоту выдачи выходных кодов. Иногда бывает необходимо уменьшить количество разрядов АЦП. В этом случае нужное количество младших разрядов выходного кода микросхемы просто не используется. На рис. 3 показано использование 8-разрядного АЦП в качестве 6-разрядного. Максимальная частота дискретизации - это наибольшая частота, с которой происходит образование выборочных значений сигнала, при которой выбранный параметр АЦП не выходит за заданные пределы. Измеряется числом выборок в секунду.

   

    Рисунок 7. Уменьшение количества разрядов вы

    ходного кода АЦП 

   Предельная  тактовая частота - важнейший параметр АЦП. В ряде микросхем встроен генератор тактовых сигналов, поэтому к их выводам подключается кварцевый генератор или конденсатор, задающий частоту преобразования. 
8.Разработка функциональной схемы модуля ввода/вывода.  

   Модуль  ввода/вывода содержит в себе два  порта – параллельный порт ввода, выполненный на микросхеме 8255, и последовательный порт вывода, выполненный на микросхеме 8251. Так же в состав модуля ввода/вывода входят комбинационные логические схемы выполняющие роль дешифраторов адреса портов, и логическая схема, фиксирующая изменение состояния информационных входов порта ввода, для формирования сигнала запроса прерывания. Функциональная схема модуля ввода/вывода представлена на рисунке 8.

     Входы/выходы данных микросхемы 8255 соединены с шиной данных, адресные входы А0 и А1 соединены с соответствующими разрядами адресной шины, причем вход А1 соединен с линией первого разряда шины адреса через инвертор. С шины управления на входы WR и RD микросхемы поступают сигналы чтения и записи данных, на вход CS (выбор микросхемы) поступает сигнал от дешифратора адреса выполненного на микросхемах DD2, DD3. На микросхемах DD7÷DD15, выполнена схема обеспечивающая формирования сигнала запроса прерывания IRQ0, при любом изменении информации на входах PA0÷PA7 микросхемы 8255.

     Входы/выходы данных микросхемы 8251 соединены с шиной данных, вход C/D (команды/данные) соединен с младшим  разрядом адресной шины, с шины  управления на входы WR и RD микросхемы  поступают сигналы чтения и  записи данных, на вход CS (выбор  микросхемы) поступает сигнал от дешифратора адреса выполненного на микросхеме DD4. На вход CLK (синхронизация) и RST (сброс) поступают соответствующие сигналы (формируемые тактовым генератором) с шины управления. Сигнал с выхода TxE сигнализирующий о том что порт передал данные на периферийное устройство и готов принять очередной байт от процессора для передачи, поступает на шину управления как сигнал запроса прерывания IRQ1.

   

   

   Рисунок. 8. Функциональная схема модуля ввода/вывода.

   Дешифратор  адреса порта ввода в виде КЛС выполненной на микросхемах DD2 и DD3, обеспечивает формирование логического “0”, являющегося сигналом выбора микросхемы порта ввода (DD5). Ниже приведена таблица истинности для данной КЛС:

   

   Таким образом, выбор микросхемы DD5 обеспечивается выполнением следующих условий:

   · сигнал M/IO равен “0” (выбор устройства ввода/вывода);

   · все разряды шины адреса начиная  с А3 и по А15 равны “0”;

   · значения разрядов А1 и А2 не равны  между собой.

   Из  этого следует, что обращение  к микросхеме порта ввода возможно в диапазоне адресов 02h÷05h, что  соответствует условию задания. Необходимость выделения пору ввода  не одного, а четырех адресов, обусловлена  тем что микросхема 8255 имеет в  своем составе три порта ввода/вывода, адресация к которым производится посредством адресных входов А0, А1 микросхемы, еще один адрес отводится под регистр управляющего слова микросхемы. Таким образом комбинационная логическая схема выполненная на микросхемах DD1, DD2, DD3, обеспечивает как бы “смещение” адреса 00h, являющегося базовым адресом

   

   микросхемы 8255, на адрес 02h являющийся базовым адресом  порта ввода системы. Таблица преобразования адресов, комбинационной логической схемой выполненной на микросхемах DD1, DD2, DD3, представлена ниже:

   

 

     9. Заключение  

    В данной курсовом проекте была осуществлена задача разработки микропроцессорной системы, состоящую из микропроцессора I 4040, ПЗУ, ОЗУ, АЦП и параллельного порта ввода вывода. Были описаны в аналитическом, структурном и расчетно-графическом виде все необходимые узлы и элементы.

    При расчете данной курсовой работы использовались математические и графические пакеты, такие как:

• sPlan v7.0.0.
• Microsoft Word
• Paint

 
 
 

 

     Список литературы 

1. .Бойко В.И. Цифровая схемотехника. СПб: БХВ-СПб, 2000.
2. . Хоровиц П, У.Хилл. Искусство схемотехники.

3. .Большие интегральные микросхемы запоминающих устройств: справочник. М.: Радио и связь, 1990.
4. .Новиков Ю.В. Основы микропроцессорной техники.
5. Опадчий Ю.Ф. и др. Аналоговая и цифровая электроника. - М.: Радио и связь, 1997.
6. .Корнеев В.В. Современные микропроцессоры.