Конструкторско-технологическое обеспечение производства средств ВТ 4-х разрядный сдвиговый регистр с параллельной записью

МОСКОВСКИЙ  ГОСУДАРСТВЕННЫЙ ИНСТИТУТ

ЭЛЕКТРОНИКИ И МАТЕМАТИКИ НИУ ВШЭ

Кафедра «Информационно-коммуникационные технологии»

ЛАБОРАТОРНАЯ РАБОТА

Конструкторско-технологическое обеспечение  производства средств ВТ

4-х разрядный сдвиговый  регистр с параллельной записью.

Выполнил:	студент группы С-95 Егоров А.С.
Проверил:	Акатов М.С.

Москва

2012

Аннотация

В данном проекте разработан 4-х разрядный сдвиговый регистр с параллельной записью на базе программируемых логических интегральных схем (ПЛИС) в САПР MAX+plus II. Приведены принципиальные схемы, результаты моделирования, распределения выводов схемы на ПЛИС.

Оглавление

Аннотация 2

Введение 4

Основная часть 5

Схема удвоения частоты 5

Счетчик-делитель частоты 6

Дешифратор 8

Составное устройство 9

Симуляция 10

Анализ задержек 10

Распределение выводов 11

Заключение 12

Список литературы 13

Введение

Разрабатываемое устройство — счетчик-делитель на 8 с дешифратором — условно можно  разделить на три части: схема удвоения частоты, сам счетчик и дешифратор.

Схема удвоения частоты состоит из двух логических элементов: НЕ и И. При подачи на входы  последовательностей определенной частоты, на выходе образуются сигналы  вдвое более высокой частоты.

Счетчик состоит из трёх соединенных каскадом JK-триггеров, работающих в счетном режиме (на входы J и K триггеров подается единица). Также предусмотрена возможность сброса счетчика при подаче единицы на входы CLRN. При подачи единицы на вход C первого триггера, на его инверсном выходе образуется 0. Этот выход соединяется со входом второго триггера. При подаче следующей единицы на вход первого триггера, на его инверсном выходе устанавливается 1. В соответствии с этим второй триггер переходит в единичное состояние, а первый сбрасывается. Аналогично работают все триггеры каскада.

Дешифратор  предназначен для представления  двоичного кода, полученного со счетчиков, в позиционный. Логика этого устройства построена на логических элементах  И и НЕ.

Основная часть

Ввиду четкого  разделения логики работы устройства на три составных части и для удобства их отладки было принято решение проектировать основное устройство в виде трех символов, соответствующих каждому из подустройств.

Схема удвоения частоты

В САПР MAX+plus в рабочем каталоге создается новый файл duplication.gdf. В окне графического редактора добавляются символы элементов из библиотеки «prim»: входы (input), выходы (output), двухвходовое логическое И (and2) и логическое НЕ (not).

Илл. 1: Схема удвоения частоты

После создания схемы проводится проверка на ошибки и компиляция.

Для иллюстрации  работы схемы создается файл Waveform Editor File (.scf), в котором определяются входные последовательности. Параметр Grid Size, определяющий шаг сетки, был выбран равным 20 нс. Далее было запущено моделирование схемы.

Илл. 2: Временная диаграмма схемы удвоения частоты

Как видно из временной диаграммы, схема  работает корректно. Результирующая частота  становится выше, чем каждая из входящих.

После компиляции схемы в gdf-файле с помощью команды Create Default Symbol был создан символ подустройства, который будет помещен в результирующую схему.

Илл. 3: Символ устройства удвоения частоты

Счетчик-делитель частоты

Дале аналогичным  образом разрабатывается счетчик-делитель частоты. Он состоит из трех элементов jkff, двух инверторов (not) и вспомогательного элемента «логическая единица» (vcc). Также схема имеет два входа (C1 и R) и три выхода (D1, D2 и D3).

Илл. 4: Принципиальная схема счетчика

Построенная схема была также проверена на ошибки и скомпилирована. В результате был получен новый символ, названный counter.

Илл. 5: Символ счетчика

После построения схемы сразу было проведено  её тестирование. В качестве входного набора выступала простая последовательность сигналов. На выходе с определенной задержкой были получены ожидаемые выходные сигналы.

Илл. 6: Временная  диаграмма работы счетчика

Входной Сигнал R выставлен в единицу, т. к. триггеры должны работать в счетном режиме.

Дешифратор

Дешифратор  — построен на элементах «логическое И» и инверторах.

Илл. 7: Схема дешифратора

После построения схемы, проверки на ошибки, компиляции и создания символа устройства, было выполнено тестирование схемы.

Илл. 8: Временная диаграмма работы дешифратора

Как видно из диаграммы, при подаче на вход схемы цифры в двоичном виде, на выходе установится сигнал в соответствующей линии.

Составное устройство

Для создания результирующего устройство в рабочем  каталоге был создан новый  gdf-файл в новом проекте. В данном файле было построено устройство состоящее из разработанных ранее символов.

Илл. 9: Схема результирующего устройства

Схема была скомпилирована без ошибок. В  параметрах устройства (Assign – Devce) был назначен автоматический выбор. В процессе компиляции было сообщено, что для реализации устройства может быть использован ПЛИС семейства «MAX9000» EPM9320LC84-15.

Илл. 10: Результат компиляции результирующего устройства

Симуляция

Для составления  временной диаграммы устройства была выбрана величина сетки 100 нс, время моделирования (End Time) – 3 мкс.

Илл. 11: Результат симуляции результирующего устройства

На  вход R подается 1 для активизации работы счетчика. Затем на вход счетчика подается 12 сигналов, которые появляются на соответствующих выходах дешифратора. Затем сигнал R переходит в 0, отключая счетчик. На его выходах устанавливаются нули, а на выходе дешифратора появляется единица на первом выходе, что сигнализирует нулевые сигналы на входе.

Анализ задержек

Для анализа  задержек используется Timing Analyzer, вызываемый непосредственно после симуляции. Результаты отображаются в таблице Delay Matrix.

Илл. 12: Таблица задержек

Распределение выводов

В окне Floorplan Editor происходит назначение входов и выходов схемы входам и выходам выбранной ПЛИС.

Илл. 13: Распиновка устройства

 

 

 

 

Заключение

В САПР MAX+plus разработана схема в соответствии с заданием. В результате моделирования были получены корректные данные.

Список литературы

1. Проектирование  цифровых устройств с использованием САПР «MAX+plus II», методические указания к выполнению лабораторных работ по дисциплине «КТОП ЭВМ»