Оперативная память

Кроме того, поскольку  конденсаторы со временем теряют свой заряд (независимо от операций чтения), для предотвращения потери данных необходимо периодически обновлять содержимое ячеек. В современных типах памяти, которые поддерживают режимы автоматической регенерации (в «пробужденном» состоянии) и саморегенерации (в «спящем» состоянии), обычно это является задачей внутреннего контроллера регенерации, расположенного непосредственно в микросхеме памяти. 

Схема обращения  к ячейке памяти в самом общем  случае может быть представлена следующим  образом: 

1. На адресные  линии микросхемы памяти подается  адрес строки. Наряду с этим  подается сигнал RAS#, который помещает адрес в буфер (защелку) адреса строки. 

2. После стабилизации  сигнала RAS#, декодер адреса строки выбирает нужную строку, и ее содержимое перемещается в усилитель уровня (при этом логическое состояние строки массива инвертируется). 

3. На адресные  линии микросхемы памяти подается  адрес столбца вместе с подачей  сигнала CAS#, помещающего адрес в буфер (защелку) адреса столбца. 

4. Поскольку  сигнал CAS# также служит сигналом вывода данных, по мере его стабилизации усилитель уровня отправляет выбранные (соответствующие адресу столбца) данные в буфер вывода. 

5. Сигналы CAS# и RAS# последовательно дезактивируются, что позволяет возобновить цикл доступа (по прошествии промежутка времени, в течение которого данные из усилителя уровня возвращаются обратно в массив ячеек строки, восстанавливая его прежнее логическое состояние). 

Так выглядела  реальная схема доступа к ячейке DRAM в самом первоначальном ее варианте, реализованном еще до появления первых реально используемых микросхем/модулей асинхронной памяти типа FPM (Fast Page Mode) DRAM. Тем не менее, нетрудно заметить, что эта схема является достаточно неоптимальной. Действительно, если нам требуется считать содержимое не одной, а сразу нескольких подряд расположенных ячеек, отличающихся только адресом столбца, но не адресом строки, то нет необходимости каждый раз подавать сигнал RAS# с одним и тем же адресом строки (т.е. выполнять шаги 1-2). Вместо этого, достаточно удерживать сигнал RAS# активным на протяжении промежутка времени, соответствующего, например, четырем последовательным циклам чтения (шаги 3-4, с последующей дезактивацией CAS#), после чего дезактивировать сигнал RAS#. Именно такая схема применялась в асинхронной памяти типа FPM DRAM и более поздней EDO (Enhanced Data Output) DRAM. Последняя отличалась опережающей подачей адреса следующего столбца, что позволяло достичь меньших задержек при операциях чтения. 

В современных  микросхемах SDRAM схема обращения к ячейкам памяти выглядит аналогично. Далее, в связи с обсуждением задержек при доступе в память (таймингов памяти), мы рассмотрим ее более подробно. 
 
 

Память  типа DRAM 

Динамическая  оперативная память ( Dynamic RAM – DRAM) используется в большинстве систем оперативной  памяти персональных компьютеров. Основное преимущество этого типа памяти состоит в том, что ее ячейки упакованы очень плотно, т.е. в небольшую микросхему можно упаковать много битов, а заначит, на их основе можно построить память большей емкости. 
 
 
 

Ячейки памяти в микросхеме DRAM – это крошечные  конденсаторы, которые удерживают заряды. Проблемы, связанные с памятью этого типа, вызваны тем, что она динамическая, т.е. должна постоянно регенерироваться, так как в противном случае электрические заряды в конденсаторах памяти будут “стекать”, и данные будут потеряны. Регенерация происходит, когда контроллер памяти системы берет крошечный перерыв и обращается ко всем строкам данных в микросхемах памяти. Большинство систем имеет контроллер памяти ( обычно встраиваемый в набор микросхем системной платы), который настроен на соответствующую промышленным стандартам частоту регенерации, ращвную 15 мкс.  

Регенерация памяти, к сожалению, “отнимает время” у  процессора: каждый цикл регенерации  по длительности занимает несколько  циклов центрального процессора. В  старых компьютерах циклы регенерации могли занимать до 10% процессорного времени, но в современных системах, расходы на регенерацию составляют 1% (или меньше) процессорного времени. Некоторые системы позволяют изменить параметры регенерации с помощью программы установки параметров CMOS, но увеличение времени между циклами регенерации может привести к тому, что в некоторых ячейках памяти заряд “стечет”, а это вызовет сбой памяти. В большинстве случаев надежнее придерживаться рекомендуемой или заданной по умолчанию частоты регенерации. 

В устройствах DRAM для хранения одного бита используется только один транзистор и пара конденсаторов, поэтому они более вместительны, чем микросхемы других типов памяти. Транзистор для каждого однозарядного  регистра DRAM использует для чтения состояния смежного конденсатора. Если конденсатор заряжен, в ячейке записана 1; если заряда нет – записан 0. Заряды в крошечных конденсаторах все время стекают, вот почему память должна постоянно регенерироваться. Даже мгновенное прерывание подачи питания или какой-нибудь сбой в циклах регенерации приведет к потере заряда в ячейке DRAM, а следовательно, к потере данных. 

Сейчас уже  не актуально использовать 66-МГц  шины памяти. Разработчики DRAM нашли  возможность преодолеть этот рубеж  и извлекли некоторые дополнительные преимущества путем осуществления синхронного интерфейса.  

С асинхронным  интерфейсом процессор должен ожидать, пока DRAM закончит выполнение своих  внутренних операций, которые обычно занимают около 60 нс. С синхронным управлением DRAM происходит защелкивание информации от процессора под управлением системных часов. Триггеры запоминают адреса, сигналы управления и данных, что позволяет процессору выполнять другие задачи. После определенного количества циклов данные становятся доступны, и процессор может считывать их с выходных линий.  

Другое преимущество синхронного интерфейса заключается  в том, что системные часы задают только временные границы, необходимые DRAM. Это исключает необходимость  наличия множества стробирующих импульсов. В результате упрощается ввод, т. к. контрольные сигналы адреса данных могут быть сохранены без участия процессора и временных задержек. Подобные преимущества также реализованы и в операциях вывода.  
 

Режим FPM динамической оперативной  памяти 

Чтобы сократить время ожидания, стандартная память DRAM разбивается на страницы. Обычно для доступа к данным в памяти требуется выбрать строку и столбец адреса, что занимает некоторое время. Разбиение на страницы обеспечивает более быстрый доступ ко всем данным в пределах данной строки памяти, то есть изменяет не номер строки, а номер столбца. Такой режим доступа к данным памяти называется (быстрым) постраничным режимом ( Fast Page Mode), а сама память – памятью Fast Page Mode. Другие вариации постраничного режима называются Static Column или Nibble Mode. 

Старничная  организация памяти – простая схема повышения эффективности памяти, в соответствии с которой память разбивается на страницы длиной от 512 байт до нескольких килобайтов. Электронная схема пролистывания позволяет при обращении к ячейкам памяти в пределах страницы уменьшить количество состояний ожидания. Если нужная ячейка памяти находится вне текущей страницы, то добавляется одно или больше состояний ожидания, так как система выбирает новую страницу. 

Чтобы увеличить скорость доступа к памяти, были разработаны другие схемы доступа к динамической оперетивной памяти. Одним из наиболее существенных изменений было внедрение пакетного (burst) режима доступа в процессоре 486 и более поздних. Преимущества пакетного режима доступа проявляется в потому, что в большинстве случаев доступ к памяти является последовательным. После установки строки и столбца адреса в пакетном режиме можно обращаться к следующим трем смежным адресам без дополнительных состояний ожидания. 

К первому поколению высокоскоростных DRAM главным образом относят EDO DRAM, SDRAM и RDRAM, а к следующему - ESDRAM, DDR SDRAM, Direct RDRAM, SLDRAM (ранее SynchLink DRAM) и т. д.  

Рассмотрим некоторые  из этих типов оперативной ппамяти.

EDO 

Начиная с 1995 года, в компьютерах на основе Pentium используется новый тип оперативной памяти – EDO ( Extended Data Out). Это усовершенствованный тип памяти FPM; его иногда называют Hyper Page Mode. Память типа EDO была разработана и запатентована фирмой Micron Tehnology. Память EDO собирается из специально изготовленных микросхем, которые учитывают перекрытие синхронизации между очередными операциями доступа. Как следует из названия – Etended Data Out, драйвера вывода данных на микросхеме, в отличии от FPM, не включаются, когда контроллер памяти удаляет столбец адреса в начале следующего цикла. Это позволяет совместить (по времени) следующий цикл с предыдущим, экономя примерно 10 нс в каждом цикле. 

Таким образом, контроллер памяти EDO может начать выполнение новой команды выборки столбца адреса, а данные будут считываться по текущему адресу. Это почти идентично использованию различных банков для чередования памяти, но в отличии от чередования, не нужно одновременно устанавливать два идентичных банка памяти в системе. 

SDRAM 

SDRAM ( Synchronous DRAM ) – это тип динамической оперативной памяти DRAM , работа которой синхронизируется с шиной памяти. SDRAM передает информацию в высокоскоростных пакетах, Использующих высокоскоростной синхронизированный интерфейс. SDRAM позволяет избежать использования большинства циклов ожидания, необходимых при работе асинхронной DRAM, поскольку сигналы, по которым работает память такого типа, синхронизированны с тактовым генератором системной платы. 

SDRAM способна  работать на частоте, превышающей  частоту работы EDO DRAM. В первой половине 1997 г. SDRAM занимала примерно 25% всего рынка DRAM. Как и предполагалось, к 1998 г. она стала наиболее популярной из существующих высокоскоростных технологий и занимала более 50% рынка памяти. Первоначально SDRAM работала на частоте от 66 до 100 МГц. Сейчас существует память, работающая на частотах от 125 до 143 МГц и даже выше. Ниже приведен рисунок модуля SDRAM. 
 
 

Модуль SDRAM на 256Мбайт 
 

Следующим преимуществом SDRAM перед EDO заключается в том, что EDO не работает на частотах свыше 66 МГц, а SDRAM доступна частота шины памяти до 100 МГц.  
 
 

Стандартный модуль памяти SDRAM PC100 
 

Выпустив чипсет 440BX с официальной поддержкой тактовой частоты системной шины до 100 МГц, Intel сделала оговорку, что модули памяти SDRAM неустойчиво работают на такой скорости. После заявления Intel представила новую спецификацию, описывающую все тонкости, - SDRAM PC100.  

Спецификация PC100. Ключевые моменты 

·        Определение минимальной и максимальной длины пути для каждого сигнала в модуле.  

·        Определение ширины дорожек и  расстояния между ними.  

·        6-слойные платы с отдельными сплошными  слоями масса и питание.  

·        Детальная спецификация расстояний между слоями.  

·        Строгое определение длины тактового импульса, его маршрутизации, момента начала и окончания.  

·        Подавляющие резисторы в цепях  передачи данных.  

·        Детальная спецификация компонента SDRAM. Модули должны содержать чипы памяти SDRAM, совместимые с Intel SDRAM Component SPEC (version 1.5).  

Данной спецификации отвечают только 8-нс чипы, а 10-нс чипы, по мнению Intel, неспособны устойчиво  работать на частоте 100 МГц.  

·        Детальная спецификация программирования EEPROM. Модуль должен включать интерфейс SPD, совместимый с Intel SPD Component SPEC (version 1.2).  

·        Особые требования к маркировке.  

·        Подавление электромагнитной интерференции.  

·        Местами позолоченные печатные платы. 

Введение стандарта PC100 в некоторой степени можно  считать рекламной уловкой, но все известные производители памяти и системных плат поддержали эту спецификацию, а с появлением следующего поколения памяти переходят на его производство.  

Спецификация PC100 является очень критичной, одно описание с дополнениями занимает больше 70 страниц.  

Для комфортной работы с приложениями, требующими высокого быстродействия, разработано  следующее поколение синхронной динамической памяти - SDRAM PC133. В продаже  можно найти модули, поддерживающие эту спецификацию, причем цена на них  превышает цены соответствующих моделей PC100 на 10-30%. Насколько это оправдано, судить довольно сложно. Продвижением данного стандарта на рынок занимается уже не Intel, а их главный конкурент на рынке процессоров AMD. Intel же решила поддерживать память от Rambus, мотивируя это тем, что она лучше сочетается с шиной AGP 4x.