Кодирующие и декодирующие устройства

 

 Кодирующие  и  декодирующие  устройства  

 

4.2.1  Шифраторы 

Шифратор  (кодер) – это  функциональный  узел,  предназначенный  для  преобразования  поступающих  на  его  входы  управляющих  сигналов  (команд)  в  n – разрядный  двоичный  код.  В  частности,  такими  сигналами или  командами  могут  быть  десятичные  числа,  например,  номер  команды,  который  с  помощью  шифратора  преобразуется  в  двоичный  код. 

В  качестве  примера  разработаем  схему  3 – разрядного  шифратора.  Вначале  следует  построить  таблицу  кодов  (таблицу  истинности),  в  которой  код  номера  сигнала  представим,  например,  двоичным  кодом (Рисунок  27,а).  Схема,  реализованная  на  элементах  ИЛИ,  приведена  на  рисунке  27,б.   

Рисунок  27  Таблица  кодов  3 – разрядного  шифратора  а),  его  функциональная  схема  б)  и  УГО  в).  

 

В  общем  случае,  при  использовании  двоичного  кода,  можно  закодировать  2ⁿ   входных  сигналов.  В  рассмотренной  выше  схеме  выходной  код  «000»  будет  присутствовать  на  выходе  при  подаче  сигнала  на  вход X⁰   и  в  случае,  если  входной  сигнал  вообще  не  подаётся  ни  на  один  из  входов.  Для  однозначной  идентификации  сигнала  X⁰  в  интегральных  схемах  формируется  ещё  один  выходной  сигнал – признак  подачи входного  сигнала,  который  используется  и  для  других  целей.

На  рисунке  28  приведено  УГО  схемы  3-х  разрядного  приоритетного  шифратора  на  8  входов.

Рисунок  28  3 – разрядный  приоритетный  шифратор  К555ИВ1  а)

и  соединение  двух  МС  б) 

 

При  подаче  сигнала  на  любой  из  входов,  устанавливается  G=1,  P=0,  а  на  цифровых  выходах – двоичный  код  номера  входа,  на  который  подан  входной  сигнал. Если  сигнал  подан  одновременно  на  два  или несколько  входов,  то  на  выходе  установится  код  хода  с  большим  номером.  Отсюда  название  шифратора  «приоритетный».

Если  сигнал  (лог.«0»)  подан  на  один  из  входов  0…7,  то  на  выходах  DD3  появятся  младшие  разряды  прямого  кода,  на  выходе  G  DD1 – лог. «0»,  определяющий  разряд  с  весовым  коэффициентом  8  выходного кода,  на  выходе  P – лог. «1». 

Если  лог.«0» подан  на  один  из  входов  8…15  то  сигнал  лог. «1»  с  выхода  P  DD2  запретит  работу  DD1.  При  этом  младшие  разряды  на  выходах  DD3  определяются  уже  микросхемой  DD2,  а  на  выходе  8 выходного  кода  будет  лог. «1».

Таким  образом,  с  выходов  1, 2, 4, 8  можно  снять  прямой  код,  соответствующий  номеру  входа,  на  который  подан  входной  сигнал.  

 

 

  

 

4.2.2    Дешифраторы  (декодеры)  

 

Дешифратор – функциональный  узел,  вырабатывающий  сигнал  «лог. 1»  (дешифратор  высокого  уровня)  или  сигнал  «лог. 0»  (дешифратор  низкого  уровня)  только  на  одном  из  своих  2ⁿ   выходах  в  зависимости  от кода  двоичного  числа  на  n-ходах.  Рисунок  29  Дешифратор:  а) – таблица  истинности;

б) – функциональная  схема 

 

Дешифраторы  широко  используются  в  устройствах  управления,  где  они  формируют  управляющий  сигнал  в  соответствии  с  входным  кодом,  который  воздействует  на  какое-либо  исполнительное  устройство.

Интегральные  микросхемы  дешифраторов  изготавливаются  с  дополнительными  входами,  например,  с  входом  разрешения  (стробирования).Стробирование  позволяет  исключить  появление  на  входах  дешифратора ложных  сигналов,  запрещая  его  работу  в  интервале  времени  переходного  процесса  при  изменении  цифрового  кода  на  входе.

Микросхема  ИД3  (рисунок  30)  имеет  четыре  адресных  входа  с  весовыми  коэффициентами  двоичного  кода  1,  2,  4,  8,  два  инверсных  входа  стробирования  S,  объединённых  по  И,  и  16  инверсных  выходов  0 – 15.  Если  на  обоих  входах  стробирования  «лог. 0»,  то  на  том  из  выходов,  номер  которого  соответствует  десятичному  эквиваленту  входного  кода,  будет  «лог. 0».  Если  хотя  бы  на  одном  из  входов  стробирования  S «лог. 1»,  то  независимо  от  состояния  входов  на  всех  выходах  микросхемы  формируется  «лог. 1».   

Наличие  двух  входов  стробирования  существенно  расширяет  возможности  использования  микросхем.  Из  двух  микросхем  ИД3,  дополненных  одним  инвертором,  можно  собрать  дешифратор  на  32  выхода (рисунок  31),  а  из  17  микросхем – дешифратор  на  256  выходов  (рисунок  32). 

 

Рисунок  32  Дешифратор  на  256  выходов  

 

4.3   Коммутаторы  цифровых  сигналов

4.3.1  Мультиплексоры  

 

Мультиплексор – функциональный  узел,  который  имеет  n-  адресных  входов,     информационных  входов,  один  выход  и  осуществляет  управляемую  коммутацию  информации,  поступающей  по  N  входным линиям,  на  одну  выходную  линию.  Коммутация  определённой  входной  линии  происходит  в  соответствии  с  двоичным  адресным  кодом      

Если  адресный  код  имеет  n – разрядов,  то  можно  осуществить  N =    комбинаций  адресных  сигналов,  каждая  из  которых  обеспечит  подключение  одной  из  N  входных  линий  к  выходной  линии.  Такой мультиплексор  называют  «из  N  в  одну».  При  наличии  избыточных  комбинаций  адресных  сигналов  можно  спроектировать  мультиплексор  с  любым  числом  входных  линий  

В  простейшем  случае  при  двухразрядном  адресном  коде  (n=2)  максимальное  число  входных  адресных  линий  равно   .  Таблица  истинности  такого мультиплексора  приведена на  рисунке  33,а.

Рисунок  33  Мультиплексор  4:1   а) – Таблица  истинности;

б) – Функциональная  схема;  в) – Условное  графическое  обозначение.   

 

Характеристическое  равнение  такого  мультиплексора,  записанное  в   

соответствии  с  таблицей  истинности,  имеет  вид:

Из  полученного  уравнения  следует,  что  в  состав  функциональной  схемы  мультиплексора  входят  два  инвертора,  четыре  схемы  «И»  и  одна  схема  «ИЛИ»  (Рисунок  33,б).  Здесь  адресными  (управляющими) входами  являются  а1,  а0,  а  информационными – Х0, Х1, Х2, Х3.

Условное  графическое  обозначение  мультиплексора,  в  соответствии  с  ГОСТ  2.743 – 91,  приведено  на  рисунке  33,в.

В  настоящее  время  промышленность  выпускает  МС,  в  серии  которых  входят  мультиплексоры  с  n=2,  3  и  4  адресными  входами.  При  n=2  выпускаются  сдвоенные  четырёхканальные  ( =4)  мультиплексоры, число  входных  информационных  сигналов  которых  равно   + =8.

УГО  сдвоенного  4 – канального  мультиплексора  со  стробированием  К555КП12  приведено  на  рисунке  34,а  

 

 Рисунок  34  Сдвоенный  4 – канальный  мультиплексор  К555КП12  а)  и

8– канальный  мультиплексор  на  его  основе  б).  

 

Входы  стробирования  используются  для  построения  мультиплексоров  (коммутаторов)  с  к  - информационными  входами,  к=2,  3,  4…

Схема  мультиплексора  8:1  на  основе  сдвоенного  4 – канального  мультиплексора  со  стробированием  приведена  на  рисунке  34,б.

Если  подавать  на  информационные  входы  Xi  постоянные  уровни,  соответствующие  лог. «0»  или  лог. «1»,  то  на  выходе  мультиплексора  можно  получить  любую  желаемую  функцию  переменных  управляющего кода.  При  этом  число  переменных  в  реализуемой  выходной  функции  будет  равно  разрядности  управляющего  кода.

В  общем  случае  на  информационные  входы  можно  подавать  не  постоянные  логические  уровни,  тогда  на  выходе  мультиплексора  реализуется  логическая  функция  с  большим  числом  переменных.  

 

4.3.2  Дешифраторы – демультиплексоры     

 

Демультиплексор – это  функциональный  узел,  осуществляющий  управляемую  коммутацию  информацию,  поступающую  по  одному  входу,  на  N  выходов.  Таким  образом,  демультиплексор  реализует  операцию, противоположную  той,  которую  выполняет  мультиплексор. 

Обобщённая  схема  демультиплексора  приведена  на  рисунке  35. В  общем  случае  число  выходных  линий  N  определяется  количеством  адресных  входов   n   и  равно   . 

Для  случая   n=2   функционирование  демультиплексора  осуществляется  в  соответствии  с  таблицей  истинности,  приведённой  на  рисунке  36,а

Рисунок  35  Обобщённая схема демультиплексора

Рисунок  36  Таблица  истинности – а)  и

функциональная  схема  4 – канального  демультиплексора – б) 

 

Из  таблицы  истинности  записываем  характеристические  уравнения  демультиплексора:

Соответствующая  этим  уравнениям  функциональная  схема  демультиплексора  приведена  на  рисунке  36,б.  Она  имеет  в  своём  составе  два  инвертора  и  четыре  элемента    «И».

Сравнивая  таблицы  истинности  и  функциональные  схемы  демультиплексора  и  дешифратора,  легко  увидеть  схожесть  их  функций.  Если  функция  X =1  постоянно,  то  демультиплексор  выполняет  функции дешифратора.  Учитывая  схожесть  выполняемых  функций,  микросхемы  дешифраторов  и  демультиплексоров  имеют  одинаковое  условное  обозначение – ИЕ,  называются  «Дешифратор – демультиплексор»  и  могут  выполнять функции  и  дешифратора  и  демультиплексора.

В  качестве  примера  рассмотрим  микросхему  К155ИД4,  УГО  которой  приведено  на  рисунке  37,а.  Это  сдвоенный  4 – канальный  дешифратор –демультиплексор.  Каждая  секция  имеет  один  информационный  вход (D  и   ),  один  вход  разрешения  ,  четыре  выхода    и  два  общих  адресных  входа     Возможные  способы  включения  и  режимы  работы  показаны  на  рисунке  36,б.

Рисунок  37  Микросхема  К155ИД4  а)  и  возможные  режимы  её  работы  б).  

 

Наличие  у  МС  прямого  и  инверсного  информационных  входов  позволяет  простым  их  объединением  получить  третий  адресный  разряд  а3,,  а  двух  инверсных  входов  разрешения – общий  вход  разрешения дешифратора  3:8  или  информационный  вход  демультиплексора  1:8.

Рассмотренную  выше  микросхему  дешифратора  К155ИД3  можно  использовать  в  качестве  демультиплексора  с  форматом    1:16.  При  этом  входы  разрешения  дешифрации  используются  в  качестве    основного информационного  входа   Х,  а  адресные  входы  и  выходы  используются  по  прямому  назначению.