Физическая и логическая организация оперативной памяти

 

ГБОУ СПО Тольяттинский машиностроительный колледж 
проектное задание по дисциплине:  
«Технические Средства Информатизации» 
На тему: «Физическая и логическая организация оперативной памяти»

 

 

 

 

 

 

 

 

 

 

 

 

 

Выполнил:

студент группы

ВТ27-1

 ******* Р.И.

Тольятти 2013

Микросхемы SDRAM: Физическая организация и принцип работы

Общий принцип организации  и функционирования микросхем динамической памяти (DRAM) практически един для  всех ее типов — как первоначальной асинхронной, так и современной  синхронной. Исключение составляют разве  что экзотические варианты, тем не менее, существовавшие еще до появления SDRAM, вроде Direct Rambus DRAM (DRDRAM). Массив памяти DRAM можно рассматривать как матрицу (двумерный массив) элементов (строго говоря, это понятие относится к логическому уровню организации микросхемы памяти, но его необходимо ввести здесь для наглядности), каждый из которых содержит одну или несколько физических ячеек (в зависимости от конфигурации микросхемы), способных вмещать элементарную единицу информации — один бит данных. Ячейки представляют собой сочетание транзистора (ключа) и конденсатора (запоминающего элемента). Доступ к элементам матрицы осуществляется с помощью декодеров адреса строки и адреса столбца, которые управляются сигналами RAS# (сигнал выбора строки — Row Access Strobe) и CAS# (сигнал выбора столбца — Column Access Strobe).

Из соображений минимизации  размера упаковки микросхемы, адреса строк и столбцов передаются по одним  и тем же адресным линиям микросхемы — иными словами, говорят о  мультиплексировании адресов строк  и столбцов (упомянутые выше отличия  в общих принципах функционирования микросхем DRDRAM от «обычных» синхронных/асинхронных DRAM проявляются, в частности, здесь  — в этом типе микросхем памяти адреса строк и столбцов передаются по разным физическим интерфейсам). Так, например, 22-разрядный полный адрес  ячейки может разделяться на два 11-разрядных адреса (строки и столбца), которые последовательно (через  определенный интервал времени) подаются на адресные линии микросхемы памяти. Одновременно со второй частью адреса (адреса столбца) по единому командно-адресному  интерфейсу микросхемы SDRAM подается соответствующая  команда (чтения или записи данных). Внутри микросхемы памяти адреса строки и столбца временно сохраняются  в буферах (защелках) адреса строки и адреса столбца, соответственно.

Важно заметить, что с  динамической матрицей памяти связан особый буфер статической природы, именуемый «усилителем уровня» (SenseAmp), размер которого равен размеру одной строки, необходимый для осуществления операций чтения и регенерации данных, содержащихся в ячейках памяти. Поскольку последние физически представляют собой конденсаторы, разряжающиеся при совершении каждой операции чтения, усилитель уровня обязан восстановить данные, хранящиеся в ячейке, после завершения цикла доступа (более подробно участие усилителя уровня в цикле чтения данных из микросхемы памяти рассмотрено ниже).

Кроме того, поскольку конденсаторы со временем теряют свой заряд (независимо от операций чтения), для предотвращения потери данных необходимо периодически обновлять содержимое ячеек. В современных  типах памяти, которые поддерживают режимы автоматической регенерации (в  «пробужденном» состоянии) и саморегенерации (в «спящем» состоянии), обычно это является задачей внутреннего контроллера регенерации, расположенного непосредственно в микросхеме памяти.

Схема обращения к ячейке памяти в самом общем случае может  быть представлена следующим образом:

1. На адресные линии  микросхемы памяти подается адрес  строки. Наряду с этим подается  сигнал RAS#, который помещает адрес  в буфер (защелку) адреса строки.

2. После стабилизации  сигнала RAS#, декодер адреса строки  выбирает нужную строку, и ее  содержимое перемещается в усилитель  уровня (при этом логическое состояние  строки массива инвертируется).

3. На адресные линии  микросхемы памяти подается адрес  столбца вместе с подачей сигнала  CAS#, помещающего адрес в буфер  (защелку) адреса столбца.

4. Поскольку сигнал CAS# также  служит сигналом вывода данных, по мере его стабилизации усилитель  уровня отправляет выбранные  (соответствующие адресу столбца)  данные в буфер вывода.

5. Сигналы CAS# и RAS# последовательно  дезактивируются, что позволяет  возобновить цикл доступа (по  прошествии промежутка времени,  в течение которого данные  из усилителя уровня возвращаются  обратно в массив ячеек строки, восстанавливая его прежнее логическое  состояние).

Так выглядела реальная схема  доступа к ячейке DRAM в самом  первоначальном ее варианте, реализованном  еще до появления первых реально  используемых микросхем/модулей асинхронной  памяти типа FPM (Fast Page Mode) DRAM. Тем не менее, нетрудно заметить, что эта схема  является достаточно неоптимальной. Действительно, если нам требуется считать содержимое не одной, а сразу нескольких подряд расположенных ячеек, отличающихся только адресом столбца, но не адресом  строки, то нет необходимости каждый раз подавать сигнал RAS# с одним  и тем же адресом строки (т.е. выполнять  шаги 1-2). Вместо этого, достаточно удерживать сигнал RAS# активным на протяжении промежутка времени, соответствующего, например, четырем последовательным циклам чтения (шаги 3-4, с последующей дезактивацией CAS#), после чего дезактивировать  сигнал RAS#. Именно такая схема применялась  в асинхронной памяти типа FPM DRAM и  более поздней EDO (Enhanced Data Output) DRAM. Последняя  отличалась опережающей подачей  адреса следующего столбца, что позволяло  достичь меньших задержек при  операциях чтения.

В современных микросхемах SDRAM схема обращения к ячейкам  памяти выглядит аналогично. Далее, в  связи с обсуждением задержек при доступе в память (таймингов  памяти), мы рассмотрим ее более подробно.

 

Микросхемы SDRAM: Логическая организация

А пока перейдем к рассмотрению организации микросхем памяти SDRAM на логическом уровне. Как уже было сказано выше, микросхема DRAM, фактически, представляет собой двумерный массив (матрицу) элементов, состоящих из одного или нескольких элементарных физических ячеек. Очевидно, что главной характеристикой этого массива является его емкость, выражаемая в количестве бит информации, которую он способен вместить. Часто можно встретить понятия «256-Мбит», «512-Мбит» микросхем памяти — речь здесь идет именно об этом параметре. Однако составить эту емкость можно разными способами — мы говорим сейчас не о количестве строк и столбцов, но о размерности, или «вместимости» индивидуального элемента. Последняя прямо связана с количеством линий данных, т.е. шириной внешней шины данных микросхемы памяти (но не обязательно с коэффициентом пропорциональности в единицу, что мы увидим ниже, при рассмотрении отличий памяти типа DDR и DDR2 SDRAM от «обычной» SDRAM). Ширина шины данных самых первых микросхем памяти составляла всего 1 бит, в настоящее же время наиболее часто встречаются 4-, 8- и 16- (реже — 32-) битные микросхемы памяти. Таким образом, микросхему памяти емкостью 512 Мбит можно составить, например, из 128М (134 217 728) 4-битных элементов, 64М (67 108 864) 8-битных элементов или 32М (33 554 432) 16-битных элементов — соответствующиеконфигурации записываются как «128Mx4», «64Mx8» и «32Mx16». Первая из этих цифр именуется глубиной микросхемы памяти (безразмерная величина), вторая — шириной(выраженная в битах).

Существенная отличительная  особенность микросхем SDRAM от микросхем  более ранних типов DRAM заключается  в разбиении массива данных на несколько логических банков (как минимум — 2, обычно — 4). Не следует путать это понятие с понятием «физического банка» (называемого также «ранком» (rank) памяти), определенным для модуля, но не микросхемы памяти — его мы рассмотрим далее. Сейчас лишь отметим, что внешняя шина данных каждого логического банка (в отличие от физического, который составляется из нескольких микросхем памяти для «заполнения» шины данных контроллера памяти) характеризуется той же разрядностью (шириной), что и разрядность (ширина) внешней шины данных микросхемы памяти в целом (x4, x8 или x16). Иными словами, логическое разделение массива микросхемы на банки осуществляется на уровне количества элементов в массиве, но не разрядности элементов. Таким образом, рассмотренные выше реальные примеры логической организации 512-Мбит микросхемы при ее «разбиении» на 4 банка могут быть записаны как 32Mx4x4 банка, 16Mx8x4 банка и 8Mx16x4 банка, соответственно. Тем не менее, намного чаще на маркировке микросхем памяти (либо ее расшифровке в технической документации) встречаются именно конфигурации «полной» емкости, без учета ее разделения на отдельные логические банки, тогда как подробное описание организации микросхемы (количество банков, строк и столбцов, ширину внешней шины данных банка) можно встретить лишь в подробной технической документации на данный вид микросхем SDRAM.

Разбиение массива памяти SDRAM на банки было введено, главным  образом, из соображений производительности (точнее, минимизации системных задержек — т.е. задержек поступления данных в систему). В самом простом  и пока достаточном изложении, можно  сказать, что после осуществления  любой операции со строкой памяти, после дезактивации сигнала RAS#, требуется  определенное время для осуществления  ее «подзарядки». И преимущество «многобанковых»  микросхем SDRAM заключается в том, что можно обращаться к строке одного банка, пока строка другого банка  находится на «подзарядке». Можно  расположить данные в памяти и  организовать к ним доступ таким  образом, что далее будут запрашиваться  данные из второго банка, уже «подзаряженного» и готового к работе. В этот момент вполне естественно «подзаряжать»  первый банк, и так далее. Такая  схема доступа к памяти называется«доступом с чередованием банков» (Bank Interleave).