Структурно-алгоритмическое проектирование ЭВМ

Пермский государственный технический университет

Кафедра Информационных технологий

и автоматизированных систем

 

 

 

 

 

 

 

 

 

Курсовая работа

по дисциплине «Организация ЭВМ и систем»

тема: Структурно-алгоритмическое проектирование ЭВМ

 

 

 

Выполнила: студентка гр. АСУз-09

Крук Л.А.

Проверил: Доцент кафедры ИТАС ПГТУ

Щемелева Т.К.

 

 

 

 

 

 

 

г. Пермь 2015

 

Задание

 

Разработать УУ процессора для выполнения трех команд (сложения, вычитания, и поразрядного логического «или» (дизъюнкции)). Формат команды: КОП А1, А2; разрядность операндов и результата - 8 бита разрядность А1 и А2 - 3. Использовать следующие способы адресации операндов: регистр-регистр, регистр - непосредственно операнд, регистр - прямая адресация памяти. Результат операции сохранять по адресу А1.

 

 

Реферат

алгоритмическое проектирование процессор регистр

Формат команды; разрядность операндов; способы адресации операндов; регистровая адресация памяти; непосредственная адресация памяти; прямая адресация памяти; дешифратор.

Цель работы – разработка алгоритма работы и структуры УУ процессора для выполнения трех команд используя следующие способы адресации операндов: регистр-регистр, регистр - непосредственно операнд, регистр - прямая адресация памяти.

При разработке устройства использовались концепции «черного ящика», т.е. первоначальное определение общих функций устройства и системы входных и выходных сигналов. В основе дальнейшей работы с «черным ящиком» использовался принцип декомпозиции, т.е. последовательное разложение функций на подфункции до получения описания функций на элементарном уровне.

В результате работы был составлен алгоритм работы и структура УУ процессора для выполнения трех команд (сложения, вычитания, и поразрядного логического «или» (дизъюнкции)).

 

 

Содержание

 

Обозначения и сокращения

1. Исследование предметной области курсовой работы

1.1 Формат команды

1.2 Способы адресации

1.3 Типовые схемы для построения  ОЧ

Разработка устройства.

2. Разработка устройства управления.

2.1 Анализ исходных данных на курсовую работу

2.2 Спецификация работы УУ на уровне «черного ящика»

2.3 Представление «черного ящика» устройства в виде операционной и управляющей частей

2.4 Разработка структуры операционной  части УУ

2.5 Разработка схемы алгоритма работы УУ и его микропрограммы

2.6 Составление спецификации устройства

2.7 Разработка фрагмента функциональной схемы управляющей части устройства

2.8 Контрольный пример

Список использованной литературы

 

 

Обозначения и сокращения

 

Таблица 1 Обозначения и сокращения

А1	Первый операнд
А2	Первый операнд
АЛУ	Арифметико-логическое устройство
Дш	Дешифратор
Коп	Код операции
ОЧ	Операционная часть устройства
ОЗУ	Оперативное запоминающее устройство
Пр	Процессор
Рг	Регистр
УУ	Устройство управления
УЧ	Управляющая часть устройства
ЧЯ	Черный ящик
Ос	Осведомительный сигнал
Су	Сигнал управления
К	Команда
Р	Результат
Бл	Блок
Оп	Операция
ШУ	Шина управления
ШД	Шина данных
ША	Шина адреса

 

 

1. Исследование предметной области курсовой работы

 

1.1 Формат команды

 

Система команд процессора обычно включает операции как над одним операндом (поразрядная инверсия операнда; поразрядный сдвиг операнда и т.д.), так и над двумя операндами (сложение; вычитание; умножение; пересылка; дизьюнкция и др.). Поэтому каждая команда имеет адресную часть (поле), где указано местоположение одного или двух операндов, т.е. их адреса А1 и А2, и операционное поле, где указан код операции, длина команды в битах и другая необходимая для УУ информация. В операционной части хранятся код выполняемого действия (операции), длина участвующих в операциях данных (операндов), длина команды и т.д. Формат команды приведен на рисунке (рис. 1.1).

 

8 бит 3 бита 3 бита

КОД ОПЕРАЦИИ

А1

А2

Рис. 1.1. Формат команды

 

1.2 Способы адресации.

 

Рассмотрим на примере типичной команды (см. рис. 1.1) некоторые способы адресации:

Прямая адресация: в адресном поле помещается указание на имя ячейки в каком-то сегменте памяти (на ассемблере говорят «имя переменной»). Числовое значение адреса смещения этой переменной программа-транслятор вычислит, обрабатывая файл с исходным текстом программы. (рис. 1. 2.1).

 

 

 

 

 

 

 

 

 

Рис. 1.2.1. Регистровая адресация.

 

Непосредственная адресация: в адресном поле указывается значения операнда в любой системе счисления. (рис. 1. 2.2).

 

Рис. 1.2.2. Непосредственная адресация.

 

Регистровая адресация: в адресном поле указывается имя регистра. (рис. 1. 2.3).

 

 

 

 

 

 

 

Рис. 1.2.3. Прямая адресация.

 

 

1.3 Типовые схемы для построения ОЧ

 

1). Счетчик  команд. Счетчиком называется электронная  схема, предназначенная для подсчета  входных сигналов. Суть работы счетчика заключается в изменении на единицу зафиксированного в нем значения с приходом каждого счетного сигнала. Счетчики используются для образования последовательностей адресов команд.

Условно-графическое обозначение трехразрядного суммирующего счетчика представлено на (рис. 1.3.1).

 

 

Рис. 1.3.1. Условно-графическое обозначение трехразрядного суммирующего счетчика

 

2). Дешифратор. Дешифратором называется комбинационная  схема с несколькими входами и выходами, преобразующая код, подаваемый на входы, в сигнал на одном из выходов.

В общем случае дешифратор с n входами имеет 2 выходов, так как n- разрядный код входного слова может принимать 2 различных значений и каждому из этих значений соответствует сигнал 1 на одном из выходов дешифратора. Условно-графическое обозначение трехвходового дешифратора представлено на (рис. 1.3.2).

 

 

Рис. 1.3.2. Условно-графическое обозначение трехвходового дешифратора.

 

3). Регистр. Регистром называется устройство, предназначенное для запоминания слова, а также для выполнения над словом некоторых логических преобразований. Регистр представляет собой совокупность триггеров, число которых соответствует числу разрядов в слове. Условно-графическое обозначение четырехразрядного регистра изображено на (рис. 1.3.3).

Рис. 1.3.3. Условно-графическое обозначение восьмиразрядного регистра.

 

4). Арифметико-логическое  устройство (АЛУ) служит для выполнения  арифметических и логических  преобразований над словами, называемыми  операндами. Рассмотрим АЛУ с  «жесткой логикой рассчитанного  на выполнение трех команд (рис. 1.3.4).

 

 

 

 

 

 

Рис. 1.3.4. Структура АЛУ

 

 

2. Разработка устройства управления

 

2.1 Анализ  исходных данных на курсовую  работу

 

В задании не указанно какой тип логики использует УУ процессора. Уточним, что разрабатываемое нами УУ обладает «жесткой» (схемной) логикой. УУ с «жесткой» логикой использует для каждой операции, соответствующий набор комбинационных схем, которые в нужных тактах возбуждают соответствующие управляющие сигналы.

 

2.2 Спецификация работы УУ на уровне «черного ящика»

 

Последовательность управляющих сигналов (генерируемая управляющим блоком) задается поступающими на входы блока кодом операции, сигналами из операционного блока, несущими информацию об особенностях операндов, промежуточных и конечных результатов операции. Формально управляющий блок можно рассматривать как конечный автомат, определяемый:

а) множеством двоичных выходных сигналов

 

K={k ,k ,….k }

 

соответствующих множеству микроопераций операционного блока. При v =1 возбуждается i микрооперация;

б) множествами входных сигналов Z и U

 

Z={z ,z ,….z };

 

M={m ,m ,….m },

 

Соответствующих задаваемому блоку извне двоичному коду операции (Z) и двоичным оповещающим сигналам (U).

 

Рис. 2.2. Система выводов УУ

 

2.3 Представление «черного ящика» устройства в виде операционной и управляющей частей

 

Любое цифровое устройство можно рассматривать состоящим из двух блоков – операционного и управляющего. Любая команда, операция или процедура, выполняемая в операционном блоке, описывается некоторой микропрограммой и реализуется за несколько тактов, в каждом из которых выполняется одна или несколько микроопераций. Упрощенно разрабатываемое устройство можно представить схемой рисунка (рис 2.3).

 

Рис. 2.3. Разбитие схемы на ОЧ и УЧ.

 

2.4 Разработка структуры операционной  части УУ

 

К операционной части мы отнесем следующие блоки: Рг. Команд, Рг. Данных, Рг. Адреса, счетчик команд, РОН и АЛУ. Пунктиром на схеме выделена операционная часть.

 

Рис. 2.4. Структурная схема ОЧ

 

2.5 Разработка схемы алгоритма работы УУ и его микропрограммы

 

Схема алгоритма работы УУ на уровне МО приведена  на рисунке 2.5. Отметив операторные блоки символами Yi, а логические блоки символами Xi, перейдем на том же рисунке 2.5 к МПР.

 

 

 

 

Рис. 2.5. Алгоритм функционирования УУ

 

2.6 Составление спецификации устройства

 

Опишем в таблице все линии и сигналы, полученные в процессе разработки УУ процессора. Пусть активным для каждого сигнала является его высокий (единичный ) уровень.

 

Таблица 2

Имя сигнала/шины и разрядность	Тип (In/Out)	Назначение сигнала
Х1	0	Ос из ОЧ в УЧ, активен, если текущая операция – сложение.
Х2	0	Ос из ОЧ в УЧ, активен, если текущая операция – вычитание
Х4	0	Ос из ОЧ в УЧ, активен, если А1 находится в регистре.
Х4	0	Ос из ОЧ в УЧ, активен, если А1 находится в регистре АХ.
Х5	0	Ос из ОЧ в УЧ, активен, если А1 находится в регистре ВХ.
Х6	0	Ос из ОЧ в УЧ, активен, если А1 находится в регистре СХ.
Х7	0	Ос из ОЧ в УЧ, активен, если А2 находится в регистре.
Х8	0	Ос из ОЧ в УЧ, активен, если А2 находится в регистре AХ.
Х9	0	Ос из ОЧ в УЧ, активен, если А2 находится в регистре BХ.
Х10	0	Ос из ОЧ в УЧ, активен, если А2 находится в регистре CХ.
Х11	0	Ос из ОЧ в УЧ, активен, если А2 задан непосредственно.
Y1	1	Су из УЧ в ОЧ на чтение из ОЗУ команды.
Y2	1	Су из УЧ в ОЧ на выполнение дешифрации кода операции
Y3	1	Су из УЧ в ОЧ на выполнение дешифрации А1.
Y4	1	Су из УЧ в ОЧ на чтение из ОЗУ А1.
Y5	1	Су из УЧ в Рг. АХ для передачи А1 в АЛУ .
Y6	1	Су из УЧ в Рг. BХ для передачи А1 в АЛУ .
Y7	1	Су из УЧ в Рг. CХ для передачи А1 в АЛУ .
Y8	1	Су из УЧ в Рг. DХ для передачи А1 в АЛУ .
Y9	1	Су из УЧ в ОЧ на выполнение дешифрации А2.
Y10	1	Су из УЧ для передачи А2 в АЛУ.
Y11	1	Су из УЧ в Рг. АХ для передачи А2 в АЛУ.
Y12	1	Су из УЧ в Рг. BХ для передачи А2 в АЛУ.
Y13	1	Су из УЧ в Рг. CХ для передачи А2в АЛУ.
Y14	1	Су из УЧ в Рг. DХ для передачи А2 в АЛУ .
Y15	1	Су из УЧ в ОЧ на чтение из ОЗУ А2.
Y16	1	Суп из УЧ в на выполнение операции.
Y17	1	Су из УЧ в ОЗУ для выставления на внутреннюю шину результата.
Y18	1	Су из УЧ для записи результата поА1
Y19	1	Су из УЧ в счетчик команд для добавления константы.